JPS62195906A

JPS62195906A - デジタル的に制御される移相回路

Info

Publication number: JPS62195906A
Application number: JP30288586A
Authority: JP
Inventors: ウオーレン・ポール・レイフ; モハメド・アユブ・フアテイミユラ
Original assignee: Allied Corp
Current assignee: Allied Corp
Priority date: 1985-12-20
Filing date: 1986-12-20
Publication date: 1987-08-29
Also published as: EP0226154A3; EP0226154A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔利用分野〕本発明はデジタル的に１）ｔｌｌ　＃さｎる移相回路に
関するものであり、更に詳しくいえば増幅器出力部を有
するデジタル的に制御される移相回路に関するものであ
る。

〔従来の技術〕

最も簡単なデジタル的に制御さγしる移相回路は、長さ
が等しくない２本の遅延線と、入力信号をいずれか一方
の遅延線へ与える人カスインチと、いずれか一方の遅延
線へ出力端子を接続する出力スイッチとを備えることが
できる。そのようなデジタル的に制御される移相回路の
スイッチは、たとえばｌｄｂの範囲の信号を損失を生ず
るのが普通である。したがって、そのような簡単な移相
回路の損失は２ｄｂである。

別の移相回路が、アイ・イー会イー・イー、トランザク
ションズ・マイクロウェーブ・セオリイ・テクニック（
ＩＦａＥＥ　Ｔｒａｔｌｓ、ＭｉｃｒｏｗａｖｅＴｈａ
ｏｒｙ　Ｔｅｃｈ、　）　ｖｏｌ、　ＭＴＩ　−３０、
Ａ７（１９８２年７月）、９８２〜９９２ページに所載
のボーノ１ウス（Ｖｏｒｈａｕｓ）　　他の［モノリシ
ック・デュアル・ゲート・ＧａＡｓ　ｌｌＦＥＴデジタ
ル・フェーズ・シフタ（Ｍｏｎｏｌｉｔｈｉｃ　Ｄｕａ
ｌ　−Ｇａｔｅ　ＧａＡｓＦＥＴ　Ｄｉｇｉｔａｌ　　
Ｐｈａｓｅ　　５ｈｉｆｔｅｒ）Ｊと題する論文に記載
されている。その別の移相回路は入力スイッチの代りに
分割ドレインデュアルグーＦＦＥＴを用い、出力スイッ
チの代９にクイルキンン７　（Ｗｉ　１ｋｉｎ５０ｎ　
）　３ポ一ト結合器を用いる。この移相回路においては
、入力トランジスタが約６ｄｂの利得を持つが、ウィル
キンソン３ボート結合器に約３ｄｂの損失があるから移
相回路の全体の利得は低くなる。

回路部品として移相回路を用いる時は、出力から電２的
に分離された遅延線を有することが望ましい。しかし、
ウィルキンソン３ボート結合器で行うことができる分離
は約２５　ｄｂである。たとえば１２ＧＨｚより高い周
波数においては、ウィルキンソン３ボート結合器の伝送
線は結合を始めるから、分離度が低くなる。更に、５Ｇ
Ｈ２というような低い周波数においては、ウィルキンソ
ン３ボート結合器の伝送線が非常に長くなるために、こ
の移相回路を用いる回路により占められるチップの面積
が大きな割合を必要とすることになる。

〔発明の目的〕

したがって、本発明の目的は、高利得のデジタル的に制
御される移相回路を得ることである。

本発明の別の目的は、移相回路の出力と移相回路の遅延
線の間の分離度が高いデジタル的に制御される移相回路
を得ることである。

本発明の別の目的は、チップ面積を効率良く利用するよ
うに構成されたデジタル的に制御される移相回路を得る
ことである。

本発明の更に別の目的は、利得を有し、簡単な抵抗整合
回路を有するデジタル的に制御される移相回路を得るこ
とである。

〔発明の概要〕

上記目的およびその他の目的を達成するために、本発明
のデジタル的に制御される移相回路は、入力信号を受信
し、その入力信号をスイッチングして第１の信号および
第２の信号を生ずる受信器と、第１の遅延時間だけ遅延
させられた第１の信号に対応するｗＪ３の信号を生ずる
第１の遅延手段と、第２の遅延時間だけ遅延させられた
第２の信号に対応する第４の信号を発生する第２の遅延
手段と、第３の信号と第４の信号を組合わせ、および増
幅して出力信号を生ずる組合わせ手段とを備える。

本発明のデジタル的に制御される移相回路の好適な実施
例においては、受信器は分割ソース共通ドレインデュア
ルゲートＦＥＴ　を備え、このデュアルゲートＦＥＴの
１つのゲートに入力信号が与えられる。第１の遅延手段
と第２の遅延手段は、相互に長さの等しくない遅延線と
、低域フィルタおよび高域フィルタと、またはたとえば
種々の帯域フィルタとを備えることができる。どのフィ
ルタを用いるかの選択は、希望の移相桂と、デジタル的
に制御される移相回路の動作周波数とに依存する。組合
わせ手段は、一対のデュアルゲートＦＥＴまたは分割ソ
ース共通ドレインデュアルゲートＦＥＴ　を備えること
ができる。

一対のデュアルゲートＦｈｉＴまたは分割ソース共通ド
レインデュアルゲートＦＥＴを備える組合わせ手段によ
シ、移相回路の出力端子と移相回路の遅延素子との間の
分離を良くするという利点が得られる。−七の高い利得
によシ整合回路を抵抗素子で構成でき、したがって整合
回路の構造が簡単になシ、移相回路に心太なテップの面
積を最小にできる。また、本発明によシ、利得を有し、
クイルキンノン３ボート精合器を用いる移相回路よりチ
ップ面積が狭いというデジタル的に制御される移相回路
の利点が得られる。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

第１図は本発明のデジタル的に制御される移相回路８の
第１の実施例のブロック図である。第１図において、参
照符号１０．１５．２０は分割ドレインデュアルゲート
ＦＥＴ２５　　のための整合回路を表す。入力整合回路
１０は、高周波信号をデジタル的に制御される移相回路
に与える回路のインピーダンスに等しい入力インピーダ
ンスをデジタル的に制御される移相回路が肩する如く見
えるようにするものである。出力整合回路１５．２０は
分割ドレインデュアルゲートＦＥＴ２５の出力を遅延素
子３０．３５の入力インピーダンスにそれぞれ整合させ
る。人力整合回路４０．４５が遅延素子３０．３５の出
力インピーダンスをデュアルゲートＦＥＴ５０，５５　
の入力インピーダンスにそれぞれ整合させる。最後に、
出力整合回路６０によりデュアルゲートＦＥＴ５０．５
５の共通接続されたドレインの出力インピーダンスを、
部局波出力が与えられる回路の入力インピーダンスに整
合させる。

入力整合回路および出力整合回路の機能は当業者に仰ら
れている。第２Ａ図はＦＥＴ７５のための入力整合回路
１０および出力整合回路６０の実施例の回路図である。

第２Ａ図に示されている入力整合回路１０の例は、接地
された簡単なシャントインダクタンスＬ３を表す。移相
回路に望ましい共通入力インピーダンスは５０オームで
ある。したがって、入力整合回路のインピーダンスｚＩ
Ｎヲ５０オームまたは７５オームおよび３００オームの
ような他の典型的な値とすることができる。入力整合回
路１０のインピーダンスはそれらの値に限定されず、当
業者によく知られているように、第２Ａ図に示されてい
るＦＥＴ７５へ高周波信号を供給する回路の出力インピ
ーダンスに整合させるために構成される。または、本発
明のデジタル的に制御される移相回路においては、入力
整合回路１０のインピーダンスを、第１図に示されてい
る分割ドレインデュアルゲートＦＥＩ：Ｔ２５へ高周波
信号を供給する回路の出力インピーダンスに整合させる
ために構成される。

第２Ａ図に示されている出力整合回路６０の実施例は、
直列インダクタＬｌと、シャントインダクタＬ２および
阻止コンデンサＣＩとを含む直列／シャントＬＣ整合回
路を有する。

第２Ｂ図は入力整合回路１０の別の例の回路図である。

第２Ｂ図に示されているような抵抗整合回路を、本発明
のデジタル的に制御される移相回路８に効果的に使用で
きる。その理由は、本発明のデジタル的に制御される移
相回路が高利得であるために抵抗整合回路の減衰を補償
し、移相回路の利得が十分となるからである。第２Ｂ図
に示されている整合回路は第１図に示されている出力整
合回路１５，２０．６０としても用いることができる。

当業者であればわかるように、高周波入力信号の周波数
が高くなると第２Ｂ図に示されている抵抗素子Ｒ１に加
えて、小さい値のインダクタとコンデンサの少くとも一
方七使用できる。

第３図は第１図に示されている入力整合回路１０と、分
割ソース共通ドレインデュアルゲートＦＥＴ２５との一
実施例の平面図である。トランジスタ２５によシ供給さ
れる２つの経路の機能は同様である。したがって、各経
路中の類似の回路素子には類似の参照符号で示しである
。たとえば、直列インダクタンスＬ！は直列インダクタ
ンスＬ、′に類似した機能を行い、シャントインダクタ
ンスＬ。

はシャントインダクタンスＬ、ｌに類似の機能を行う。

第３図を参照して、分割ソースＳＡ、ＳＲがフィードス
ルー８０，８３をそれぞれ介して接地される。ゲートＧ
１　へ高周波入力信号が与えられる。

そのゲートＧｌはインダクタＬ３　とソースＳ＾を介し
て接地される。インダクタＬ３は第１図に示されている
入力整合回路１０として機能する。高周波信号をドレイ
ンＤＡへ切換えるために、制御ゲート　Ｇ２Ａ　Ｉ　Ｇ
２Ｂがそれぞれ１，５ｖと一５ｖにバイアスされる。高
周波式カイロ号をドレインＤＢへ切換えるためｒｃ、ｉ
、ｓｖがゲートＧ２Ｂ　へ与えられ、−５Ｖがグー１’
　Ｇ２Ａへ与えられるようにバイアス電圧が反転される
。

分割ドレインＤＡ、ＤＢからの出力経路が類似している
から、ここではドレインＤＢからの経路についてのみ説
明することにする。ドレインＤＢＫより与えられた信号
は出力整合回路６０の直列インダクタＬｘ　（第２Ａ図
、第３図〕を通って結合コンデンサＣ２へ与えられる。

その信号はインダクタＬ！とコンデンサＣ１を介してア
ースへも流される。

第１図に示されている遅延素子３０．３５は、第３図に
示されているような長さの異なる遅延線３２．３７をよ
むことができる。あるいは、遅延線の代りに種々のフィ
ルタを用いて希望の値だけ移相させることもできる。た
とえば、遅延素子３５を低域フィルタで構成でき、遅延
素子３０を高域フィルタで構成できる。この構成によシ
、高周波入力信号を低域フィルタと高域フィルタとの間
で切換えることによって、移相を実現できる。あるいは
、遅延素子３０．３５を互いに異なる移相応答を有し、
かつ理想的には同じ損幅応答を有する種々の帯域フィル
タで構成することもできる。それらの素子による移相は
、２つの帯域フィルタの間で高周波人力信号を切換える
ことにより行われる。簡単な遅延線３２．３７を含む遅
延素子、またはフィルタのいずれを用いるかの選択は、
希望の移相量がたとえば９０度および１８０度と大きく
なるにつれて重要となる。その理由は、そのように大き
い移相量を簡単な遅延＠３２．３７を用いて達成するた
めには、非常に長い遅延線を必要とするからである。そ
の結果、移相回路により占められる面積が広くなり、周
波数が移相回路の帯域幅の中心周波数から変化するにつ
れて、デジタル的に制御される移相回路の動作帝域幅が
狭くなる。たとえば、１８０度移相回路の移相帯域幅の
縁部における位相誤差の絶対値は、２２．５度移相回路
の対応する位相誤差の絶対値の約４倍である。したがっ
て、移相Ａを大きくするためには、遅延素子としてフィ
ルタを用いることが好ましい。

フィルタと遅延線のいずれを用いるかの選択は、希望の
移相量とデジタル的に制御される移相回路の動作周波数
および移相回路に利用できるチップ面積に依存する。

再び第１図を参照して、デュアルゲートＦＦＪＴ５０．
５５は約２〜３ｄｂの利得を肩する。デュアルゲートＦ
ＥＴ２５　の正味の利得が約６ｄｂ　　であるから、本
発明のデジタル的に制御される移相回路の全体の利得は
８〜９ｄｂである。このように高い利得を育するデジタ
ル的に制御される移相回路の大きな利点は、低い周波数
（５ＧＨｚ位）においては入力整合回路１０，４０．４
５と出力整合回路１５．２０．６０をＬＣ回路とする必
要がないことである。その代りに、それらの整合回路を
抵抗素子で構成できる。抵抗素子を用いると整合回路の
占有チップ面積が火偏に減少する。典型的な抵抗人力整
合回路１０が第２Ｂ図に示されており、この入力整合回
路はシャント抵抗Ｒ１を肩する。しかし、抵抗素子を用
いると移相回路の利得が低下する。しかし、低い周波数
においては、４相回路全体の利得依然としてたとえば４
〜６ｄｂの範囲にある。

移相された高周波入力信号はデュアルゲートＦＥＴ５０
または５５により、それの制御ゲートＧ２Ａｌ０２Ｂに
与えられたバイアス電圧に従って増幅される。分割ドレ
インデエアルゲートＦＥＴ２５によるスイッテングに関
して説明したバイアス電圧印カロと同様に、ゲート０２
Ａへ１，５■　が与えられ、−５Ｖがグー１”　２Ｂ　
”＼与えられたとすると、高周波入力信号はデュアルゲ
ートＦＥＴ５０により゛増幅される。それとは逆に、−
５■が制御ゲートＧ２Ａへ与えられ、１．５■がゲート
Ｇ２Ｂへ与えられたとすると、高周波入力信号はデュア
ルゲートＦＥＴ５５　によυ増幅される。デュアルゲー
トＦＥＴ５０．５５　は入力整合回路４０．４５と高周
波出力の間を少くとも３５　ｄｂの範囲で良く分離する
。

第４図は、第１図に示嘔れている出力デュアルゲートｐ
ｇＴ５０，５５の代りに使用できる分割ソース共通ドレ
インデュアルゲートＦＥＴ９５の平面図である。この分
割ソース共通ドレインデュアルゲートＦＥＴ９５　を第
１図に示されているデジタル的に制御される移相回路８
に用いる時には、そのデュアルゲートＦＦＩ：Ｔ９５　
のゲートＧ１Ａが入力整合回路４０の出力端子に接続さ
れ、ゲルトＧＩＢが入力整合回路４５の出力端子に接続
される。バイアス制御ゲートＧ２Ａ　＋　　Ｇ　２　Ｂ
がデュアルゲートＦＥＴ５０．５５　のゲートＧ２Ａ　
Ｉ　Ｇ２Ｈのようにバイアスされて高周波信号の位相を
切換える。

デュアルゲートＦＥＴ９５　がデュアルゲートＦＥＴ５
０．５５より有利な点は、デュアルゲートＦＥＴ９５の
チップ面積が小さく、ソースＡとＢの間と共通ドレイン
へのスイッチング経路の電気的特性が、デュアルゲート
ＦＥＴ５０．５５　　の電気的特性よりはるかに良く一
致していることである。デュアルゲートＦＥＴ９５も入
力整合回路４０．４５と高周波出力との間を少くとも３
５　ｄｂの範囲で良く分離する。

本発明のデジタル的に制御される移相回路を製造するた
めに用いられる製造技術は当業者の知識範囲内ＶＣある
。したがって、ここでは、本発明に用いられるデュアル
ゲートＦＥＩＮＴを製造する方法について簡単に説明す
る。通常は、デュアルゲートＦＥＴの製造は、ＧａＡＳ
基板に不純物をドーピングすることから始−まる。ここ
では、説明の便宜上、ｎナヤネル装置について説明する
。誘電率が約１２．８である半絶縁ＧａＡｓ基板に２Ｘ
１０１７ｃｒｎ−３で不純物を約０．２ミクロンの深さ
にドープする。このドープされた領域は能動層を構成す
る。

あるいは、能動層はＭＯ−ＣＶＤ、　ＭＢＩ８またはＶ
ＰＥにより成長させられた０９１層で構成できる。能動
層を形成した後で、能動層の一部を選択的にエツチング
してメサを形成し、それらのメサの上にノース接点およ
びドレイン接点を形成する。次に、メサの上にゲートに
近接してデュアルゲートＦＥＴを形成Ｌ〜、ソース接点
およびドレイン接点を形成し、あるいはメサの上にソー
ス接点およびドレイン接点を形成し、次にそれらのソー
ス接点とドレイン接点の間にデュアルゲートを形成する
。また、ソース接点およびドレイン接点の下側にｎ＋ヲ
形成できる。たとえば、ＡｕＧｅＮｉ　　電極を用いて
オーミック接点をｎ形メサに形成する。

本発明のデジタル的に制御される移相回路の利点は下記
の通りである。

１６　　より簡単、かつよｐ小型の抵抗整合回路を用い
ることを可能にする高利得移相回路である。

２）増幅し、かつ出力端子に移相された高周波信号を与
えるためにデュアルゲート　ＦＦ、Ｔを用いることによ
り、少くとも３５　ｄｂの範囲で、遅延線と出力整合回
路の出力端子との間を良く分離できる。

３、低い周波数で広いチップ面積を占め、がっ３ｄｂの
損失を生ずるウィルキンソン３ボート結合器よりも利得
が高いデュアルゲート　ＦＥＴ出力回路素子を用いるた
めに、デジタル的に制御される移相回路の占Ｍチップ面
槓が小さい。

【図面の簡単な説明】

第１図は本発明のデジタル的に制御される移相回路の第
１の実施例のブロック図、第２Ａ図および第２Ｂ図は第
１図に示されている入力整合回路および出力整合回路の
実妃例の回路図、第３図は入力トランジスタおよびそれ
Ｖ（関連する第１図に示されている入力整合回路および
出方整合回路の来施例の平面図、第４図は第１図に示さ
れている出力トランジスタの代りに使用できる分割ソー
ス共通ドレインデュアルゲート　ＦＥＴの平面図である
。

Claims

【特許請求の範囲】

（１）入力信号を受信し、その入力信号をスイッチング
して第１の信号および第２の信号を発生する受信手段（
２５）と、第１の信号を受けるために作動的に接続され、第１の遅
延時間だけ遅延させられた第１の信号に対応する第３の
信号を発生する第１の遅延手段（３０）と、第２の信号を受けるために作動的に接続され、第２の遅
延時間だけ遅延させられた第２の信号に対応する第４の
信号を発生する第２の遅延手段（３５）と、前記第１の遅延手段と前記第２の遅延手段に作動的に接
続され、第３の信号と第４の信号のうちの１つを選択的
にスイッチングおよび増幅し、増幅された信号を発生す
るスイッチング手段（５０、５５）とを備えることを特徴とするデジタル的に制御される移相
回路。
（２）特許請求の範囲第１項記載のデジタル的に制御さ
れる移相回路であつて、前記受信手段（２５）は分割ド
レインデュアルゲートＦＥＴ（２５）を含み、このデュ
アルゲートＦＥＴは入力信号を受信するために作動的に
接続される第１のゲートと、作動的に接地されるソース
と、第１の信号および第２の信号をそれぞれ与える第１
のドレインおよび第２のドレイン（Ｄ＿Ａ、Ｄ＿Ｂ）と
を有することを特徴とするデジタル的に制御される移相
回路。
（３）特許請求の範囲第２項記載のデジタル的に制御さ
れる移相回路であつて、前記スイッチング手段（５０、
５５）は第１のデュアルゲートＦＥＴおよび第２のデュ
アルゲートＦＥＴ（５０、５５）を含み、前記第１のデ
ュアルゲートＦＥＴ（５０）は第３の信号を受けるため
に作動的に接続される第１のゲート（Ｇ＿１＿Ａ）と、
作動的に接地されるソースと、増幅された第３の信号を
生ずるドレイン（Ｄ＿Ａ＿２）とを含み、前記第２のデュアルゲートＦＥＴ（５５）は第３の信号
を受けるために作動的に接続される第２のゲート（Ｇ＿
１＿Ｂ）と、作動的に接地されるソースと、増幅された
第４の信号を生ずるドレイン（Ｄ＿Ｂ＿２）とを含むこ
とを特徴とするデジタル的に制御される移相回路。
（４）特許請求の範囲第３項記載のデジタル的に制御さ
れる移相回路であつて、前記第１のデュアルゲートＦＥ
Ｔ（５０）は第１のバイアス信号を受けるために作動的
に接続される第２のゲート（Ｇ＿２＿Ｂ）を有し、前記
第２のデュアルゲートＦＥＴ（５５）は第１のバイアス
信号を受けるために作動的に接続される第２のゲート（
Ｇ＿２＿Ｂ）を有することを特徴とするデジタル的に制
御される移相回路。
（５）特許請求の範囲第４項記載のデジタル的に制御さ
れる移相回路であつて、前記分割ドレインデュアルゲートＦＥＴ（２５）の出力
インピーダンスを前記第１の遅延手段（３０）の入力イ
ンピーダンスおよび前記第２の遅延手段（３５）の入力
インピーダンスに整合させるために、前記分割ドレイン
デュアルゲートＦＥＴ（２５）の第１のドレインおよび
第２のドレイン（Ｄ＿Ａ、Ｄ＿Ｂ）と前記第１の遅延手
段および第２の遅延手段（３０、３５）の間にそれぞれ
接続される第１の出力整合回路手段および第２の出力整合回路手段（
１５、２０）と、前記分割ドレインデュアルゲートＦＥＴ（２５）の入力
インピーダンスを第１の希望のインピーダンスに整合さ
せるために、入力信号を受けるために作動的に接続され
るとともに、前記分割ドレインデュアルゲートＦＥＴ（
２５）の第１のゲート（Ｇ＿１）に作動的に接続される
第１の入力整合回路手段（１０）と、前記第１の遅延手段（３０）の出力インピーダンスを前
記第１のデュアルゲートＦＥＴ（５０）の入力インピー
ダンスに整合させるために、前記第１の遅延手段（３０
）と前記第１のデュアルゲートＦＥＴ（５０）の第１の
ゲート（Ｇ＿１＿Ａ）の間に接続される第２の入力整合
回路手段（４０）と、前記第２の遅延手段（３５）の出力インピーダンスを前
記第２のデュアルゲートＦＥＴ（５５）の入力インピー
ダンスに整合させるために、前記第２の遅延手段（３５
）と前記第１のデュアルゲートＦＥＴ（５５）の第２の
ゲート（Ｇ＿１＿Ｂ）の間に接続される第２の入力整合
回路手段（４５）と、前記第１のデュアルゲートＦＥＴおよび前記デュアルゲ
ートＦＥＴ（５０、５５）の出力インピーダンスを第２
の希望のインピーダンスに整合させるために、前記第１
のデュアルゲートＦＥＴおよび前記第２のデュアルゲー
トＦＥＴ（５０、５５）のドレイン（Ｄ＿Ａ＿２、Ｄ＿
Ｂ＿２）に作動的に接続されて、増幅された信号を生ず
る第３の出力整合回路手段（６０）とを備えることを特徴とするデジタル的に制御される移相
回路。
（６）特許請求の範囲第４項記載のデジタル的に制御さ
れる移相回路であつて、前記第１の遅延手段と前記第２
の遅延手段は長さが異なる第１の遅延線と第２の遅延線
をそれぞれ含むことを特徴とするデジタル的に制御され
る移相回路。
（７）特許請求の範囲第４項記載のデジタル的に制御さ
れる移相回路であつて、前記第１の遅延手段は低域フィ
ルタを含み、前記第２の遅延手段は高域フィルタを含む
ことを特徴とするデジタル的に制御される移相回路。
（８）特許請求の範囲第２項記載のデジタル的に制御さ
れる移相回路であつて、前記スイッチング手段（５０、
５５）は、作動的に接地された第１のソースおよび第２のソースと
、第３の信号を受けるために作動的に接続される第１の
ゲート（Ｇ＿１＿Ａ）と、第４の信号を受けるために作
動的に接続される第２のゲート（Ｇ＿１＿Ｂ）と、第１
のバイアス信号を受けるために作動的に接続される第３
のゲート（Ｇ＿２＿Ｂ）と、第２のバイアス信号を受け
るために作動的に接続される第４のゲート（Ｇ＿２＿Ｂ
）と、増幅された信号を生ずる共通ドレインとを含む分
割ソース共通ドレインデュアルＦＥＴ（９５）を含むこ
とを特徴とするデジタル的に制御される移相回路。
（９）特許請求の範囲第８項記載のデジタル的に制御さ
れる移相回路であつて、前記分割ドレインデュアルゲートＦＥＴの出力インピー
ダンスを前記第１の遅延手段（３０）の入力インピーダ
ンスおよび前記第２の遅延手段（３５）の入力インピー
ダンスに整合させるために、前記分割ドレインデュアル
ゲートＦＥＴ（２５）の第１のドレインおよび第２のド
レイン（Ｄ＿Ａ、Ｄ＿Ｂ）と前記第１の遅延手段および
第２の遅延手段（３０、３５）の間にそれぞれ接続され
る第１の出力整合回路手段および第２の出力整合回路手
段（１５、２０）と、前記分割ドレインデュアルゲート
ＦＥＴ（２５）の入力インピーダンスを第１の希望のイ
ンピーダンスに整合させるために、入力信号を受けるた
めに作動的に接続されるとともに、前記分割ドレインデ
ュアルゲートＦＥＴ（２５）の第１のゲート（Ｇ＿１）
に作動的に接続される第１の入力整合回路手段（１０）
と、前記第１の遅延手段（３０）の出力インピーダンスを前
記分割ソース共通ドレインデュアルゲートＦＥＴ（９５
）の入力インピーダンスに整合させるために、前記第１
の遅延手段（３０）と前記分割ソース共通ドレインデュ
アルゲートＦＥＴ（９５）の第１のゲート（Ｇ＿１＿Ａ
）の間に接続される第２の入力整合回路手段（４０）と
、前記第２の遅延手段（３５）の出力インピーダンスを前
記分割ソース共通ドレインデュアルゲートＦＥＴ（９５
）の入力インピーダンスに整合させるために、前記第２
の遅延手段（３５）と前記分割ソース共通ドレインデュ
アルゲートＦＥＴ（９５）の第２のゲート（Ｇ＿１＿Ｂ
）の間に接続される第３の入力整合回路手段（４５）と
、前記分割ソース共通ドレインデュアルゲートＦＥＴ（９
５）の出力インピーダンスを第２の希望のインピーダン
スに整合させるために、前記分割ソース共通ドレインデ
ュアルゲートＦＥＴ（９５）の共通ドレインに作動的に
接続されて、増幅された信号を生ずる第３の出力整合回
路手段（６０）とを備えることを特徴とするデジタル的
に制御される移相回路。
（１０）特許請求の範囲第９項記載のデジタル的に制御
される移相回路であつて、前記第１の入力整合回路手段
と前記第２の入力整合回路手段と、前記第３の入力整合
回路手段と、前記第１の出力整合回路手段と、前記第２
の出力整合回路手段と、前記第３の出力整合回路手段は
、おのおの抵抗素子を含むことを特徴とするデジタル的
に制御される移相回路。