JPS62190841A - 微細パタ−ン形成方法 - Google Patents
微細パタ−ン形成方法Info
- Publication number
- JPS62190841A JPS62190841A JP61034545A JP3454586A JPS62190841A JP S62190841 A JPS62190841 A JP S62190841A JP 61034545 A JP61034545 A JP 61034545A JP 3454586 A JP3454586 A JP 3454586A JP S62190841 A JPS62190841 A JP S62190841A
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- JP
- Japan
- Prior art keywords
- photoresist
- layer
- etching
- fine pattern
- pattern
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路の製造方法に係)、特に微細パ
ターン形成方法に関するものである。
ターン形成方法に関するものである。
従来の技術
従来のパターン形成方法において、多層レジスト法金用
いた(例えば文献ソリッド ステートテクノロジー(5
olid 5tate techno、/(ogy)7
日本版Septembei 1984 )方法によれは
、第2図に示す如く、同図aにおいて段差を有する半導
体基板1上に7オトレジスト2の下層を形成し、さらに
中間層としてS io、J3 k形成する。さらに上層
にフォトレジストパターン4を形成する。同図すにおい
てフォトレジストパターン4をマスクに中間層のS 1
02 膜3 fエツチングする。同図Cにおいて、フォ
トレジストパターン4及び5lo2膜3t−マスクに下
層の7オトレジスト2全ドライエツチングして、アスペ
クト比の高いパターンを形成していた。
いた(例えば文献ソリッド ステートテクノロジー(5
olid 5tate techno、/(ogy)7
日本版Septembei 1984 )方法によれは
、第2図に示す如く、同図aにおいて段差を有する半導
体基板1上に7オトレジスト2の下層を形成し、さらに
中間層としてS io、J3 k形成する。さらに上層
にフォトレジストパターン4を形成する。同図すにおい
てフォトレジストパターン4をマスクに中間層のS 1
02 膜3 fエツチングする。同図Cにおいて、フォ
トレジストパターン4及び5lo2膜3t−マスクに下
層の7オトレジスト2全ドライエツチングして、アスペ
クト比の高いパターンを形成していた。
発明が解決しようとする問題点
このような従来の方法では第2図Cに示す様に、半導体
基板1の段差によシ下層フォトレジスト2に膜厚差が生
じ、フォトレジスト2をドライエッ為に、ドライエツチ
ングの異方性を強くシ、垂直エツチングを行うとイオン
の加速電圧が高くなシ、半導体基板表面の結晶欠陥が発
生し易くなる。
基板1の段差によシ下層フォトレジスト2に膜厚差が生
じ、フォトレジスト2をドライエッ為に、ドライエツチ
ングの異方性を強くシ、垂直エツチングを行うとイオン
の加速電圧が高くなシ、半導体基板表面の結晶欠陥が発
生し易くなる。
本発明はかかる点に鑑みてなされたもので、多層レジス
ト法の特徴を生かして、下層のフォトレジストのサイド
エツチング量を押さえた高アスペクト比の微細パターン
形成方法を提供することを目的とする。
ト法の特徴を生かして、下層のフォトレジストのサイド
エツチング量を押さえた高アスペクト比の微細パターン
形成方法を提供することを目的とする。
問題点を解決するための手段
本発明は上記問題点を解決するため、下層の7オトレジ
ストをドライエツチングする除、少なくとも最も厚いフ
ォトレジストの領域がエツチングされる前に、下層フォ
トレジストのエツチング凹部の7オトレジスト露出領域
を変質層に変換し、内部フォトレジストとのエツチング
レート比を小さくシ、再度残シの7オトレジストをエツ
チングする際にサイド方向へのエツチングを押さえよう
とするものである。・ 作 用 本発明は上記した方法によシ、中間層のエツチングマス
クパターンエッヂに対してサイドエッチのない高アスペ
クト比の下層フォトレジスト断面が得られ、パターン寸
法が精度良く制御される。
ストをドライエツチングする除、少なくとも最も厚いフ
ォトレジストの領域がエツチングされる前に、下層フォ
トレジストのエツチング凹部の7オトレジスト露出領域
を変質層に変換し、内部フォトレジストとのエツチング
レート比を小さくシ、再度残シの7オトレジストをエツ
チングする際にサイド方向へのエツチングを押さえよう
とするものである。・ 作 用 本発明は上記した方法によシ、中間層のエツチングマス
クパターンエッヂに対してサイドエッチのない高アスペ
クト比の下層フォトレジスト断面が得られ、パターン寸
法が精度良く制御される。
実施例
第1図の工程は本発明の微細パターン形取方法の一実施
例を示すものである。同図aにおいて、11は1μm段
差を有する半導体基板で、12は下層フォトレジストと
して平坦部で2μm 、6上で1μm の膜厚とし表面
をtXぼ平坦にさす。なお、基板11の上部には通常絶
縁膜や導体膜が形成されている。さらに中間層として1
3のb 102膜をスパッタデボあるいはスピンコード
によ90.1μm形成する。さらに上層としてフォトレ
ジストパターン14を電子ビーム露光法やX線るるいは
高解像度UV露光によシ微細なパターンを形成する。
例を示すものである。同図aにおいて、11は1μm段
差を有する半導体基板で、12は下層フォトレジストと
して平坦部で2μm 、6上で1μm の膜厚とし表面
をtXぼ平坦にさす。なお、基板11の上部には通常絶
縁膜や導体膜が形成されている。さらに中間層として1
3のb 102膜をスパッタデボあるいはスピンコード
によ90.1μm形成する。さらに上層としてフォトレ
ジストパターン14を電子ビーム露光法やX線るるいは
高解像度UV露光によシ微細なパターンを形成する。
このフォトレジストパターン14t−マスクにs io
2膜0,1 μmt−RIE法(Reac7ive I
on−Etching)等によシ異方性エツチングし、
寸法誤差を極力少なくする。
2膜0,1 μmt−RIE法(Reac7ive I
on−Etching)等によシ異方性エツチングし、
寸法誤差を極力少なくする。
同図すにおいて、フォトレジストパターン14及び5i
02膜13をマスクに、下層フォトレジスト12を酸素
ガスを用いてRIE法等によシ垂直方向に異方性エツチ
ングし、凸部の半導体基板上の7オトレジスト1μmが
エツチングされた時点で、フォトレジスト12の無出部
を7レオンガスを用いてプラズマ処理し数千人の変質層
16に変換する。続いて厚いフォトレジスト領域の残シ
1−を酸素ガスを用いてRIE法等によシ垂直方向に異
方性エツチングすることにより、フォトレジスト14の
側面にある変質層15と内部の7オトレジスト14のエ
ッチ/グレート比が数分の1変質層16が遅い為、はと
んどサイドエツチングがない高7スベクト比の微細パタ
ーンが得られる。ここで、フォトレジストパターン14
は下層の7オトレジスト12をエツチング中に膜厚差に
よシ除去されるが、S 102膜13が7オトレジスト
に対して数桁のオーダーでエツチングレート比が少ない
為そのままマスクとなる。下層の7オトレジスト12は
高分子、低分子の樹脂で良い。またフォトレジスト14
の露出部を変質層、ここでは酸素ガスによるRIE法に
よるエツチングレート比を高めた膜を形成する目的でフ
レオンガスを用いて×プラズマ処理したが、さらにプラ
ズマ処理後熱処理を施してエツチングレート比を高くし
たシ、りT:10 ヘア センニ浸漬してフォトレジス
)140膜1出部を変質層に変換しても良い。またw、
1図すにおいてフォトレジスト12のエツチングにおい
ては半導体基板11の凸部が露出する前の任意の深さで
エツチングを停止しても良い。
02膜13をマスクに、下層フォトレジスト12を酸素
ガスを用いてRIE法等によシ垂直方向に異方性エツチ
ングし、凸部の半導体基板上の7オトレジスト1μmが
エツチングされた時点で、フォトレジスト12の無出部
を7レオンガスを用いてプラズマ処理し数千人の変質層
16に変換する。続いて厚いフォトレジスト領域の残シ
1−を酸素ガスを用いてRIE法等によシ垂直方向に異
方性エツチングすることにより、フォトレジスト14の
側面にある変質層15と内部の7オトレジスト14のエ
ッチ/グレート比が数分の1変質層16が遅い為、はと
んどサイドエツチングがない高7スベクト比の微細パタ
ーンが得られる。ここで、フォトレジストパターン14
は下層の7オトレジスト12をエツチング中に膜厚差に
よシ除去されるが、S 102膜13が7オトレジスト
に対して数桁のオーダーでエツチングレート比が少ない
為そのままマスクとなる。下層の7オトレジスト12は
高分子、低分子の樹脂で良い。またフォトレジスト14
の露出部を変質層、ここでは酸素ガスによるRIE法に
よるエツチングレート比を高めた膜を形成する目的でフ
レオンガスを用いて×プラズマ処理したが、さらにプラ
ズマ処理後熱処理を施してエツチングレート比を高くし
たシ、りT:10 ヘア センニ浸漬してフォトレジス
)140膜1出部を変質層に変換しても良い。またw、
1図すにおいてフォトレジスト12のエツチングにおい
ては半導体基板11の凸部が露出する前の任意の深さで
エツチングを停止しても良い。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡単
な方法でマスクエッヂに対してサイドエッチのない高ア
スペクト比の下層フォトレジスト断面が得られ、パター
ン寸法変換差がほとんどない精度良い微細なパターンに
よシ、実用的にきわめて有用である。
な方法でマスクエッヂに対してサイドエッチのない高ア
スペクト比の下層フォトレジスト断面が得られ、パター
ン寸法変換差がほとんどない精度良い微細なパターンに
よシ、実用的にきわめて有用である。
第1図a ”−cは本発明の一実施例における微細パタ
ーン形成方法を説明するための工程断面図、第2図a
”−’ aは従来のパターン形成方法を説明するための
工程断面図である。 11・・・・・・半導体基板、12・・・・・・フォト
レジスト、13・・・・・・S 102膜、14・・・
・・・フォトレジストパターン、16・・・・・・変質
層。 代理人の氏名 弁理土中 尾 敏 男 ほか1名イf−
FULLνξ
ーン形成方法を説明するための工程断面図、第2図a
”−’ aは従来のパターン形成方法を説明するための
工程断面図である。 11・・・・・・半導体基板、12・・・・・・フォト
レジスト、13・・・・・・S 102膜、14・・・
・・・フォトレジストパターン、16・・・・・・変質
層。 代理人の氏名 弁理土中 尾 敏 男 ほか1名イf−
FULLνξ
Claims (1)
- 半導体基板上全面に樹脂層を形成し、さらに選択的にこ
の樹脂層のエッチングマスクパターンを形成し、異方性
ドライエッチングにより、前記樹脂層を任意の深さまで
エッチングマスクエッヂに対して垂直にエッチングし、
凹部を形成する工程と、前記樹脂層の凹部において少な
くとも側面を変質層に変換処理し、内部樹脂よりエッチ
ングレート比を小さくする工程と、異方性ドライエッチ
ングにより、前記樹脂層の凹部底面に残つている樹脂を
除去することにより、前記エッチングマスクパターンの
エッヂに対して垂直な側面を有する樹脂層を形成する工
程を有してなる微細パターン形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034545A JPS62190841A (ja) | 1986-02-18 | 1986-02-18 | 微細パタ−ン形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034545A JPS62190841A (ja) | 1986-02-18 | 1986-02-18 | 微細パタ−ン形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62190841A true JPS62190841A (ja) | 1987-08-21 |
Family
ID=12417274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034545A Pending JPS62190841A (ja) | 1986-02-18 | 1986-02-18 | 微細パタ−ン形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62190841A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007262896A (ja) * | 2006-03-27 | 2007-10-11 | Nissan Motor Co Ltd | Dpf再生制御装置及びdpf再生制御方法 |
-
1986
- 1986-02-18 JP JP61034545A patent/JPS62190841A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007262896A (ja) * | 2006-03-27 | 2007-10-11 | Nissan Motor Co Ltd | Dpf再生制御装置及びdpf再生制御方法 |
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