JPS6218826A - ジヨゼフソン論理回路構成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はジョゼフソン論理回路の構成方法に関し、特に
、任意所望のプール代数演算をなすにあたり、用いるゲ
ートが電流注入型ジョゼフソン論理ゲートである場合に
、その特殊性に鑑み、最も合理的な回路構成を得るため
に共通の基本構成理念を提供するものである。

〈従来の技術〉 バイナリ数値による論理演算回路では、周知のようにプ
ール代数に基づいての演算がなされるが、任意所望の論
理関数を電子回路によって実現する際に基本的に必要と
されるゲートとしては、通常、アンド・ゲート、オアー
ゲート、ナンド・ゲート、ノア・ゲート、そしてインバ
ータと呼ばれる否定ゲートの五種類が挙げられる。

もちろんこれには異論がなく、したがって教科書的には
この五種類のゲートを要所要所で使い分け、それらの間
に有機的な配線関係を考えることで、どのような論理関
数をも机上では実現することができる。

しかし、より実際に即した設計図面を引こうとすれば、
用いる論理ゲートがどういった動作原理により駆動され
るものであるか、そしてそれに固有の特徴がどのような
ものであるかを十分に知って置かなければならない。

例えば、バイポーラ・トランジスタや電界効果トランジ
スタ等による半導体論理ゲートを採用する場合には、周
知のように、この種の半導体回路では、アンド・ゲート
とオア・ゲートを単段構成で実現することはできず、必
ずナンド構成になるかノア構成になるから、教科書的に
設計された図面の中にアンド論理やオア論理が含まれて
いた場合には、実際の回路ではこれをノア・ゲートとイ
ンバータの直列回路、ナンド・ゲートとインバータの直
列回路等の二段カスケード回路にそれぞれ置き代え直し
て構成しなければならない。

しかるに一方、ジョゼフソン素子を用いた電流注入型の
ジョゼフソン論理ゲートでは、こうした半導体論理ゲー
トとは逆に、単段で実現できるゲート構成は基本的にア
ンド・ゲートとオア・ゲート、そしてイン／九−夕に限
られ、ナンド・ゲートやノア・ゲートは単段では構成で
きないという事実がある。

そのため、半導体論理ゲートを用いた論理回路技術にあ
って、仮に具体的な個々の論理関数によらず、如何なる
論理関数を実現する場合にも共通に適用し得る汎用性あ
る最も合理的な基本構成理念がすでに提供されていたと
しても、それをそのまま電流注入型のジョゼフソン論理
回路に取り入れることは木質的にできない。

そこで、電流注入型ジョゼフソン論理回路においてもそ
うした汎用性ある共通の基本構成理念を得ようとすれば
、それは独自に検討しなければならない問題となるが、
そのためにはまた、上記のゲート種類の制約に加え、次
のような制約についても考察しなければならない。ゲー
ト種類の制約を０項として再掲し、以下順に列記する。

■単段で実現できるゲートはアンド・ゲート、オア・ゲ
ート、インバータの三種類である。

■その中、アンド・ゲートは外部から電源が供給される
ことのない受動的なゲートである。したがってその動作
速度はオア・ゲートや否定ゲートに比し、かなり遅くな
る。また、入出力分離機能がないため、実質的に回路中
に設けられる場合には、前段に各入力変数毎のバッファ
を要する。このバッファは、実質的に申入カオア・ゲー
トと同様の構成とされる。

■一方、インバータないし否定ゲートは動作速度におい
ては速く、入出力分離機能も有するが、タイミング入力
を必要とし、タイミング信号の立ち上がりで前段の論理
演算結果を否定的にラッチする。

■また、この種のジョゼフソン・ゲートは、本来的には
ラッチング動作をするため、外部から電源（ゲート電流
）を供給されるオア・ゲートにあっては、ある回の論理
演算が終了したなら、次の論理演算をなすためには一部
リセットされなければならず、これは専ら、当該電源電
流を脈流とすることによりなされている。

■このオア・ゲートに供給する脈流電源電流の周波数な
いし位相φ１に対し、上記の否定ゲートへのタイミング
電流の位相φ２は、φｌの立ち下がり前にその立ち上が
りが一部、オーバ・ラップするように設定されねばなら
ない、換言すれば、同一の電源位相または単相電源で前
段のオア・ゲート群やアンド−ゲート群と共にこれらに
継続接続された否定ゲートを稼動させることはできず、
どうしても最低、二相による駆動を必要とする。

このような特殊な条件ないし制約をクリアした上で、電
流注入型ジョゼフソン論理ゲートを用いての論理回路は
如何にすれば最も合理的な構成となり得るかということ
について考察した基本的な方法論は、今の所、ないに等
しい。

これは、半導体回路技術に比し、この種ジョゼフソン回
路の歴史が新しく、したがって全体的な回路構成よりも
むしろ、未だ個別的な回路素子の研究に専念せざるを得
ない状況にあるせいもある。

ただ、唯一、論理回路の実際の構成に関して考慮したと
思われる技術を挙げれば、入力変数をコンプリメンタリ
・ペア（相補信号対）として取扱おうとすることがある
。

すなわち、変数ａがあったならば、それの反転論理とな
る相補変数理をも論理回路に入力させようとするもので
ある。この方式は、正論理、負論理用の各信号線路が対
をなすことから、一般にデュアル・レイル（Ｄｕａｌ−
ｒａｉｌ）方式と呼ばれている。

なお、電流注入型のジョゼフソン論理ゲートにも、本出
願人が独自に開発してきた“４ＪＬ”と略称される四接
合閉ループ型の外、何種類かの構成があるが、それらの
いづれについても上記した固有の性質■〜■は成立する
。

〈発明が解決しようとする問題点〉 上記したデュアル・レイル方式を採用すれば、否定論理
ゲートを用いなければならない確率をある程度は減らす
ことができる。しかし、万能ではなく、もとより統一的
な回路構成方法を示唆するものでもない。

逆に言って、何等かの統一的な回路構成理念を確立しな
い限り、現状の回路構成を見ると、例えデュアル・レイ
ル方式を採用したにしても、演算途中のあちこちに否定
論理ゲートが用いられているし、アンド・ゲートも無造
作に使われていることが多い。

したがって、例えばある論理関数を実現するために、ｎ
段のオア・ゲートやアンド・ゲートの継続接続を要し、
それを第一の否定論理ゲートで受けた後、この出力を他
の入力と共にさらにｍ段のオア・ゲートやアンド・ゲー
トの継続接続で処理してから、第二の否定論理ゲートで
ラッチして最終演算結果を得る、という比較的簡単な手
続を考えた場合にも、上記した理由■〜■により、こう
した演算処理は二相脈流電流にあって単一のサイクル中
ではできないものとなる。

つまり、ある第一のサイクルでは、位相φ１でｎ段の論
理ゲート群で処理した演算途中結果を位相φ２のときに
第一の否定論理ゲートで保持し、次の第二の電源サイク
ルの位相φ１で残りのｍ段につき演算処理した後、その
サイクルの位相φ２で第二の否定論理ゲートまでを処理
をしなければならないというように、最低でも電源周波
数の二すイクル分（φｌ、φ２を一組と考えて）を必要
とする。

また、このような回路系にあっては、アンド・ゲートを
使う部位が増えれば先に述べた理由■により、回路の高
速動作性は確実に犠牲になる。

本発明は以上のような実情にあって、電流注入型ジョゼ
フソン論理ゲートを用いた論理回路を構成する際に、そ
れが実現すべき具体的な論理関数の如何によらず、高速
性、集積度等の観点からして、最も合理的な回路構成を
得るための汎用性ある基本的な構成方法を提供せんとし
て成されたものである。

〈問題点を解決するための手段） 本発明は上記目的を達成するため、次のようなジョゼフ
ソン論理回路構成方法を提供する。

電流注入型のジョゼフソン論理ゲートを用いて所定の論
理演算結果を得るためのジョゼフソン論理回路の構成方
法であって； 上記論理演算結果は、最終的に否定論理ゲートの出力に
得られるようにし； 該出力用の否定論理ゲートを除き、その前段部分までの
中間演算部中からは否定論理ゲートを一切、排斥する一
方； 該中間演算部の入力には、デュアル・レイルによる入力
変数の相補対を与えるようにしたことを特徴とするジョ
ゼフソン論理回路構成方法。

く作　用〉 本発明では、電流注入型ジョゼフソン論理ゲートで任意
所望の論理演算出力を得るための論理回路を組む場合に
、必要とする論理関数の如何にかかわらず、それらに共
通の構成理念として、まず、その出力と入力の構成を特
定している。

すなわち、入力にはデュアル・レイル方式による相補対
から成る入力変数を与えること、そして最終的な演算結
果Ｑは全体としての論理回路の出力段にのみ備えられて
いる否定論理ゲートを介して得られるようにすること、
の二つである。

もちろん、このような特定により、否定論理ゲートまで
の途中演算結果は、Ｑとして得られなければならない。

しかし、この途中結果ζを得るための中間演算部の構成
は、如何なる関数による場合にも、入力側にデュアル・
Ｉ／イル方式による相補変数対が与えられている限り、
内部に全く否定論理ゲートを含まないで構成することが
でき、ために本発明の残りの構成要件も満たすことがで
きる。

したがって、本発明によって構成された論理回路におい
ては、如何なる論理関数に従う場合でも、そして演算段
数が例え何段あろうとも、途中結果ｑを得るまでは単一
の第一位相φ１にて演算することができ、それに引き続
く第二位相φ２にて否定論理ゲートでこの結果Ｑを否定
ラッチすることにより、所求の演算結果Ｑを当該否定論
理ゲートの出力に得ることができる。

換言すれば、φｌ　、φ２を一組とする単一の電源サイ
クルで所定の演算をなすことができ、高速性を得ること
ができる。

ただし、本発明で言う二相とは、出力段の否定論理ゲー
トのための一相分と、入力から否定論理ゲートまでの中
間演算部用に一相分の二つであって、中間演算部中に本
発明で問題にしている理由以外で更に多相の′電源を要
する場合には、それを含んで考えて良い。

そうした場合でも、本発明に従って、出力にのみ否定論
理ゲートを用いるという限定に服すれば、土の分は確実
に処理速度の高速化、サイクル数の低減化が図れるから
である。

また実際上、出力にてのみ否定論理を用いるという本発
明の構成に従うと、後述の実施例中に見られるように、
論理速度を改善したり回路の信頼性を損い易いアンド・
ゲートを使わないで済んだり、あるいはその数を減らす
ことができたりし、さらには論理回路の構成段数や構成
ゲート数を大幅に低減することも可能となる。

そうした場合には、回路の集積度は一層、向上するから
、信号伝搬路の実効長さが低減し、それによって更に高
速化が図れるという相剰作用も期待できる。

なお、入力と出力段との間の中間演算部は、最も簡単な
場合として単段のオア・ゲートのみから成っている場合
も含む。

〈実　施　例〉 第１図、特に同図（Ｂ）には、本発明を最も簡単な部類
に入る論理関数の実現に使った場合が示されている。

例えば、実現すべき論理関数Ｑが次の式１）で与えられ
たものであるとする。

Ｑ＝　ａ　−Ｓ　　　　　　　　、、−Ａ）なお、一般
に論理関数は“ｆ″で表されることが多いが、本書では
入力変数表記との混同を避けるため、あえて°゛Ｑ′°
にした。

上記ｌ〕式が与えられた場合、従来にあっては、例え入
力側ではデュアル・レイルによる入力変数相補対、すな
わち（ａ、五）；（ｂ、Ｅｉ）を用いるという考えがあ
ったにしても、本発明におけるように出力には必ず否定
論理ゲートを用いるという概念がないから、当然のこと
として、その回路構成は第１図（Ａ）のようにされてい
た。

つまり、ここで必要となる変数ａと変数５を選択し、そ
れらをアンド・ゲー）ＡＣに入力し、当該アンド・ゲー
）ＡＧの出力に演算結果Ｑ＝ａ−５を得るのである。

もちろん、アンド・ゲートＡＧは本書では電流注入型ジ
ョゼフソン論理ゲートにより構成されていることを想定
しており、やがて述べられるオア・ゲーｈＯＧや否定論
理ゲートＮＧにおいても同様である。

しかるに、第１図（Ａ）のように構成された場合には、
先に述べた固有の性質■によって、一般にはアンド・ゲ
ー）ＡＧの各入力に八ツファＢＧが挿入される。

そしてこのバッファＢＧは、一般に同理由■に述べたよ
うに、ジョゼフソン・オア・ゲートにより構成され、例
えば二人刃型を流用する場合にはその一方の入力を使わ
ないで構成されるし、始めから小入力を予想して作成さ
れる場合には、実質的に最も基本的な構成のジョゼフソ
ン・スイッチング・ゲートそのものとして構成される場
合もある。

こうした従来法によった場合に対し、本発明の思想に即
して構成された論理回路は第１図（Ｂ）に示されるよう
なものとなる。

まず、出力段には否定論理ゲーＢＩＧを用いるという限
定がある。

したがって、当該否定論理ゲートＮＧの出力に所求の演
算結果Ｑを得ようとするならば、その入力までの段階で
途中結果ｑが得られていなければならない。

そしてまた、途中結果Ｑを得るための中間演算部ＬＡに
は、否定論理ゲートが含まれていてはいけないという限
定もある。

そこで、こうした条件を満たすためには、ド・モルガン
の定理により、次式２）で与えられるｑを求めることが
できる。

？：Ｌ：五十ｂ　　　　　　　　、、、、２）こうした
ことから、第１図（Ｂ）に示される本発明の一実施例に
おいては、最終的には１）式の論理演算のために、まず
、入力変数ｉとｂを選択し、それをオア・ゲートＯＧで
論理和を採って２）式に基づきｑに変換した後、出力段
に備えられている否定論理ゲー）ＮＧを介して所求のＱ
を得るように改変されている。

第１図（Ａ）に示された従来法に即した場合と第１図（
Ｂ）に示された本発明に従う場合とを比較してみると、
共に論理段数は二段である。

しかし、第１図（Ａ）の従来法によった場合は、アンド
・ゲー）ＡＧが入っているため、先に述べた理由■によ
り、動作速度が遅くなり、また当該アンド・ゲートＡＧ
が受動的なゲートであるがために電流ゲインを期待でき
ず、動作マージンの点からも不利となる。

対して本発明に即して構成された方は、二相電源を要す
るとは言え、各論理段における動作速度は共に速い。

そして、オア・ゲー）ＯＧ、否定論理ゲートＮＧの両者
共に俺動ゲートであることから、上記の高速性のみなら
ず、動作マージンも大きく採ることができ、回路の信頼
性を生むことができる。

なお、上記第１図（Ｂ）の場合は、入力と出力との間の
中間演算部ＬＡが最も簡単、かつ特殊な場合として、単
段のゲートからのみ構成されている場合の一例に相当す
る。

次いで、また別な論理関数Ｑとして、次式３）について
考えてみる。

Ｑ＝ａ−ｂ＋ａ−Ｅｉ　　　　、、、、３）本式３）を
実現する場合、従来法によれば第２図（Ａ）に示される
ような構成となる。

すなわち、入力変数の相補対ａ、ａとす、ｂとを、それ
ぞれバッファ用オア・ゲーｈＢＧつきのアンド・ゲート
ＡＣにて積演算した後、出力段としてのオア・ゲー）Ｏ
ＧからＱ出力を採り出すようになる。

これに対し、本発明の思想に即した場合には、出力段に
は否定論理ゲートＮＧを用いることが決っているから、
まず次式４）で与えられる関数Ｑを作る。

Ｑ＝（ａ＋５）　　・　（工＋ｂ）　　　　、、、、４
）この式には否定演算項は入っていないから、本発明の
要請の通り、中間の中間演算部ＬＡの部分には否定論理
ゲートを用いることなく、第２図ＣＢ）に示す回路構成
とすることができる。

すなわち、（ａ＋Ｅｉ）と（ａ＋ｂ）とをそれぞれ、二
人カオア・ゲートＯＧで採った後、パックＴＢＧつきの
アンド・ゲー）ＡＧを一つ用いてＱを得、否定論理ゲー
ト出力にＱ出力を得る。

第２図（Ａ）に示される従来回路と第２図（Ｂ）に示さ
れる本発明実施例の回路とを比較すると、論理段数とし
ては本発明によった方が一段多く、四段となっている。

しかし、用いている単一ゲートの総数で見ると、従来法
によった場合は全部で七ゲートを必要としているのに対
し、本発明によった場合には六ゲートしか要していない
、したがって、実際の集積回路化のことまでを考えると
、図示の回路の占める面積はその分、確実に小さくする
ことができ、信号の全伝搬経路長という観点からすれば
実際上、同図（Ａ）に示される方式よりも高速化が図れ
るのである。

この第２図における場合は、本発明を適用したことによ
って得られる効果がそれでも最も少ない場合に相当する
。

実際にはこうしたことはむしろ稀で、以下説明するよう
に、本発明の効果が歴然として現れてくることの方が多
いと予想される。というのも、実際の論理回路では、極
めて多くの変数入力の処理を要求されたり、また同様の
回路であってもその多くを同一基板に集積することが普
通になってくるからである。

例えば六入力の論理演算を考えてみよう、六入力という
のも実際には少ない位である。

今、大入力演算でも最も簡単に、次式５）で表される論
理関数を挙げてみる。

Ｑ−ａ　−ｂ　−ｃ　−ａ　−ｅ　−７、、、，５）本
式を満足するためには、既存の手法では第３図（Ａ）に
示されるような回路構成になる。全てバッファＢＧつき
のアンド・ゲー１−ＡＣの集合から構成される。という
よりも、上記のような定義式の場合には、否定論理ゲー
トを用いるという発想は出て来ないのがむしろ常識であ
る。

対して本発明による場合には、この常識に反し、出力段
にはあえて否定論理ゲートＮＧを用いるという限定があ
るから、その入力には次式〇）で表されるＱが与えられ
なければならい。

Ｑ＝ａ＋Ｅ十己＋ｄ　＋　ｅ　＋　ｆ　　　、、、、Ｅ
ｔ）したがって、否定論理ゲートＮＧの前段までの構成
部分、すなわち中間演算部ＬＡ中の構成は、第３図−（
Ｂ）に示すようになる。

その結果を見ると、本発明によって構成されたこの実施
例の場合、出力段の前段までの中間演算部ＬＡ中には、
オア・ゲー）ＯＧＬか含まれない。

しかも、論理段数は第３図（Ａ）の従来法によった場合
が大股であるのに対し、本発明方法によった場合は四段
となり、またゲート総数も、従来法の場合が十五個であ
るのに対して本発明実施例においては六個にしか過ぎな
い。本発明方法を適用した場合にかなりな高速化が果た
され、また低消費電力となることが顕かである。

さらにまた、本発明の場合には、多入力、多出力論理回
路を構成する際にも極めて有利な回路構成を提供するこ
とができる。

例えば相補対による六入力に対して演算結果Ｑが六個の
変数の積集合となる場合に限定して考えて見ても、可使
な組合せは全部で２６　（＝８４）通りある。

そこで、その幾つかを実現した回路構成例を第４図に挙
げてみるが、この場合にも、出力段には全て、本発明の
要旨に即し、否定論理ゲートＮＧが並設される。

そして、途中演算結果Ｑを各々得るための各々の途中の
中間演算部ＬＡの部分中には、先に説明したようにオア
・ゲー）ＯＧＬ、か含まれない。

しかも、当該中間演算部の構成や配置関係は実質的に全
て同じで良く、入力側のワイア結線パターンを変更する
だけで良い。

こうしたことから、このように複数の演算を同時、平行
して取扱うように集積化された論理回路では、本発明の
効果は相剰的に大きくなることが分かる。

例えば、この第４図の回路を一般化してＸ個の出力Ｑを
演算するための論理回路アレイにした場合、先に第３図
に即して述べたように、各出力あたり本発明により低減
される論理ゲート数は九個であるから、そうした論理ア
レイでは９ＸＸ個ものゲート数を節約できることになり
、したがってまた、各出力あたりに要する基板上の占有
面積も縮小化するから、より多くの演算ラインを同一の
基板上に載せることができるようになって、集積密度を
飛躍的に向上させることもできる。

〈発明の効果〉 以上、詳記したように、本発明によれば、７［流注入型
ジョゼフソン論理ゲートを用いて構成される論理回路の
汎用性ある基本構成理念として、既述した当該電流注入
型ジョゼフソン論理ゲートに固有の特徴ないし制約■〜
■に反することなく、むしろそれを積極的に利用した合
理的な論理回路構成方法を提供することができる。

具体的な効果としては与えられた論理関数の如何により
若干、異なるが、大概して言えば論理演算速度の高速化
、単一電源サイクルでの演算処理の可能化、そして集積
密度ないし基板利用効率の向上等、極めて有意な結果を
得ることができる。

【図面の簡単な説明】

第１図から第３図までは電流注入型ジョゼフソン論理ゲ
ートにより所求の論理関数を実現する場合の回路の具体
的な構成例を示しており、各図において（Ａ）が従来法
によって構成した場合、（Ｂ）が本発明に従って構成し
た場合である。また、第４図は、本発明のさらに他の実
施例の一つを示している。 図中、ＡＧはアンド・ゲート、ＯＧはオア・ゲート、Ｎ
Ｇはインバータないし否定論理ゲー１ＬＡは中間演算部
、ａ、ａ；ｂ、５；ｃ、ご；”＋”；ｅ、ｅ；ｆ、？は
それぞれ入力変数の相補対、Ｑは所求の論理関数ないし
最終演算結果、Ｑは途中演算結果、である。 第１　ＷＲ（Ａ） ＠１！！１（Ｂ） Ｇ

Claims (1)

1. 【特許請求の範囲】 電流注入型のジョゼフソン論理ゲートを用いて所定の論
   理演算結果を得るためのジョゼフソン論理回路の構成方
   法であって； 上記論理演算結果は、最終的に否定論理ゲートの出力に
   得られるようにし； 該出力用の否定論理ゲートを除き、その前段部分までの
   中間演算部中からは否定論理ゲートを排斥する一方； 該中間演算部の入力には、デュアル・レイルによる入力
   変数の相補対を与えるようにしたことを特徴とするジョ
   ゼフソン論理回路構成方法。