KR102505205B1 - 삼진 논리 회로 장치 - Google Patents

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Abstract

일 실시예에 따른 회로는, 복수의 제1 카운팅 게이트, 복수의 제1 카운팅 게이트와 연결된 제1 삼진 반가산기(ternary half adder, THA) 및 제2 삼진 반가산기, 제1 삼진 반가산기의 합(sum) 출력 신호 및 제2 삼진 반가산기의 합 출력 신호를 수신하는 제3 삼진 반가산기, 제1 삼진 반가산기의 캐리(carry) 출력 신호 및 제2 삼진 반가산기의 캐리 출력 신호를 수신하는 제1 삼진 합 게이트, 및 제3 삼진 반가산기의 캐리 출력 신호 및 제1 삼진 합 게이트의 출력 신호를 수신하는 제2 삼진 합 게이트를 포함하고, 제3 삼진 반가산기 및 제2 삼진 합 게이트는, 복수의 제1 카운팅 게이트에 인가된 입력 신호들 중 드레인 전압의 개수에 대응하는 전압 신호들을 출력할 수 있다.

Description

삼진 논리 회로 장치{TERNARY LOGIC CIRCUIT DEVICE}
이하에서는, 트랜지스터에 기반하여 설계된 삼진 논리 회로 장치에 관한 기술이 제공된다.
반도체 공정의 미세화를 통해 컴퓨팅 시스템의 성능이 계속 향상되어 왔다. 하지만 폭발적인 전력 밀도 증가로 인하여 공정 미세화를 통한 성능 향상이 점점 힘들어지고 있다. 이러한 문제의 대책으로서 다치로직(multiple-valued logic)이 제안되었다. 다치로직은 3개 이상의 논리 상태를 갖고 연산하는 컴퓨팅 방법으로, 이진 로직에 비해 면적 및 전력 소모감소에 큰 이점이 있다. 특히, 삼진 논리 장치는 이진 논리 장치 대비 회로 복잡도를 상당한 수준으로 낮출 수 있다. 이하에서는, 다양한 함수를 구현할 수 있는 삼진 논리 회로 장치에 관하여 설명한다.
일 실시예에 따른 회로는, 복수의 제1 카운팅 게이트, 상기 복수의 제1 카운팅 게이트와 연결된 제1 삼진 반가산기(ternary half adder, THA) 및 제2 삼진 반가산기, 상기 제1 삼진 반가산기의 합(sum) 출력 신호 및 상기 제2 삼진 반가산기의 합 출력 신호를 수신하는 제3 삼진 반가산기, 상기 제1 삼진 반가산기의 캐리(carry) 출력 신호 및 상기 제2 삼진 반가산기의 캐리 출력 신호를 수신하는 제1 삼진 합 게이트, 및 상기 제3 삼진 반가산기의 캐리 출력 신호 및 상기 제1 삼진 합 게이트의 출력 신호를 수신하는 제2 삼진 합 게이트를 포함할 수 있고, 상기 제3 삼진 반가산기 및 상기 제2 삼진 합 게이트는, 상기 복수의 제1 카운팅 게이트에 인가된 입력 신호들 중 드레인 전압의 개수에 대응하는 전압 신호들을 출력할 수 있다.
상기 복수의 제1 카운팅 게이트의 각각은, 해당 제1 카운팅 게이트에 인가된 두개의 입력 전압들이 모두 드레인 전압이 아닌 경우, 접지 전압을 출력하고, 상기 해당 제1 카운팅 게이트에 인가된 두개의 입력 신호가 모두 드레인 전압인 경우, 드레인 전압을 출력하고, 상기 해당 제1 카운팅 게이트에 인가된 두개의 입력 신호 중 하나의 입력 신호만이 드레인 전압인 경우, 하프 드레인 전압을 출력할 수 있다.
일 실시예에 따른 회로는, 복수의 제2 카운팅 게이트, 상기 복수의 제2 카운팅 게이트와 연결된 제4 삼진 반가산기 및 제5 삼진 반가산기, 상기 제4 삼진 반가산기의 합 출력 신호 및 상기 제5 삼진 반가산기의 합 출력 신호를 수신하는 제6 삼진 반가산기, 상기 제4 삼진 반가산기의 캐리 출력 신호 및 상기 제5 삼진 반가산기의 캐리 출력 신호를 수신하는 제3 삼진 합 게이트, 및 상기 제6 삼진 반가산기의 캐리 출력 신호 및 상기 제3 삼진 합 게이트의 출력 신호를 수신하는 제4 삼진 합 게이트를 더 포함할 수 있다.
상기 복수의 제2 카운팅 게이트 각각은, 해당 제2 카운팅 게이트에 인가된 두개의 입력 전압들이 모두 하프 드레인 전압이 아닌 경우, 접지 전압을 출력하고, 상기 해당 제2 카운팅 게이트에 인가된 두개의 입력 신호가 모두 하프 드레인 전압인 경우, 드레인 전압을 출력하고, 상기 해당 제2 카운팅 게이트에 인가된 두개의 입력 신호 중 하나의 입력 신호만이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력할 수 있다.
일 실시예에 따른 회로는, 제1 곱셈 게이트, 제2 곱셈 게이트, 제3 곱셈 게이트, 제4 곱셈 게이트, 및 제5 곱셈 게이트를 더 포함하고, 상기 제1 곱셈 게이트, 상기 제2 곱셈 게이트, 상기 제3 곱셈 게이트, 상기 제4 곱셈 게이트, 및 상기 제5 곱셈 게이트는, 상기 제3 삼진 반가산기의 합 출력 신호 및 상기 제2 삼진 합 게이트의 출력 신호를 수신할 수 있다.
일 실시예에 따른 회로는, 복수의 입력 신호들을 수신하는 NNMIN 게이트, 선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제1 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제1 멀티플렉서, 선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제2 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제2 멀티플렉서, 선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제3 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제3 멀티플렉서, 선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제4 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제4 멀티플렉서, 선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제5 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제5 멀티플렉서, 선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제6 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제6 멀티플렉서를 더 포함할 수 있다.
상기 NNMIN 게이트는, 상기 NNMIN 게이트에 인가된 복수의 입력 전압들 중 최소 전압이 접지 전압인 경우, 접지 전압을 출력하고, 상기 NNMIN 게이트에 인가된 복수의 입력 전압들 중 최소 전압이 하프 드레인 전압 및 드레인 전압 중 하나인 경우, 드레인 전압을 출력할 수 있다.
일 실시예에 따른 회로는, 복수의 NMIN 게이트, 상기 복수의 NMIN 게이트와 각각 연결되는 복수의 표준 삼진 인버터(standard tenary inverter, STI), 상기 복수의 표준 삼진 인버터의 출력 신호를 수신하는 NMAX 게이트, 및 상기 NMAX 게이트의 출력 신호를 수신하는 표준 삼진 인버터를 포함하고, 회로에 인가된 복수의 입력 신호들 중 미리 정한 개수의 입력 신호가 순환(cyclic)하여 상기 NMIN 게이트에 인가될 수 있다.
상기 복수의 NMIN 게이트 각각은, 해당 NMIN 게이트에 인가된 복수의 입력 전압들 중 최소 전압이 접지 전압인 경우, 드레인 전압을 출력하고, 상기 해당 NMIN 게이트에 인가된 복수의 입력 전압들 중 최소 전압이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력하며, 상기 해당 NMIN 게이트에 인가된 복수의 입력 전압들 중 최소 전압이 드레인 전압인 경우, 접지 전압을 출력할 수 있다.
상기 NMAX 게이트는, 상기 NMAX 게이트에 인가된 복수의 입력 전압들 중 최대 전압이 접지 전압인 경우, 드레인 전압을 출력하고, 상기 NMAX 게이트에 인가된 복수의 입력 전압들 중 최대 전압이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력하며, 상기 NMAX 게이트에 인가된 복수의 입력 전압들 중 최대 전압이 드레인 전압인 경우, 접지 전압을 출력할 수 있다.
도 1은 단일-벽(Single-Walled) 탄소나노튜브 전계효과 트랜지스터(carbon nanotube field effect transistor, CNTFET)의 구조도이다.
도 2는 삼진 논리 게이트를 위한 스태틱 게이트를 도시한다.
도 3은 삼진 논리 합성의 과정을 도시한 흐름도이다.
도 4에서는 일 실시예에 따른 제1 회로의 구조에 관하여 설명한다.
도 5는 삼진 논리 게이트의 게이트 수준 설계도를 나타낸다.
도 6a 및 도 6b는 불균형 삼진 논리에서 삼진 논리 게이트들의 트랜지스터 수준 설계도를 나타낸다.
도 7은 일 실시예에 따른 제2 회로의 구조를 설명한다.
도 8은 일 실시예에 따른 삼진 카운트 회로에 관하여 설명한다.
도 9는 일 실시예에 따른 삼진 곱셈기 회로에 관하여 설명한다.
도 10a 및 도 10b는 트랜지스터 수준으로 설계된 카운팅 게이트를 나타낸다.
도 11a 내지 도 11f는 트랜지스터 수준으로 설계된 곱셈 게이트를 나타낸다.
도 12은 일 실시예에 따른 삼진 순환 회로에 관하여 설명한다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 구현될 수 있다. 따라서, 실제 구현되는 형태는 개시된 특정 실시예로만 한정되는 것이 아니며, 본 명세서의 범위는 실시예들로 설명한 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 실시예들을 첨부된 도면들을 참조하여 상세하게 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성 요소는 동일한 참조 부호를 부여하고, 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 단일-벽(Single-Walled) 탄소나노튜브 전계효과 트랜지스터(carbon nanotube field effect transistor, CNTFET)의 구조도이다.
단일 벽 탄소나노튜브 전계효과 트랜지스터(CNTFET, 100)는 트랜지스터에 단일벽 탄소 나노튜브(Single-Walled Carbon Nanotube, SWCNT)가 삽입된 전계효과 트랜지스터이다. 이하에서는, 단일 벽 탄소 나노튜브 전계효과 트랜지스터를 CNTFET으로 설명한다.
MOSFET-like CNTFET은 드레인(Drain), 게이트(Gate), 소스(Source), 및 바디(body) 단자를 포함한다. 탄소 나노튜브는 비대칭성 벡터(Chirality Vector)에 따라 반도체 또는 전도체로 동작할 수 있다. 비대칭성 벡터는 탄소 원자들의 배열 각도를 나타낸다. 비대칭성 벡터는 (n, m)으로 표현될 수 있으며, n, m은 정수를 나타낸다. 비대칭성 벡터는 CNTFET의 문턱 전압(threshold voltage)을 결정하는 주요 요인이다. CNTFET의 문턱 전압은 탄소 나노튜브의 직경에 반비례한다. 문턱 전압, 탄소 나노튜브의 직경, 및 비대칭성 벡터의 원소 값 n과의 관계는 하기 수학식 1과 같이 표현될 수 있다.
Figure 112021050371362-pat00001
수학식 1에서, Vt1, Vt2는 CNTFET의 문턱 전압을 나타낼 수 있고, DCNT1, DCNT2는 CNTFET의 직경을 나타낼 수 있으며, n1, n2는 비대칭성 벡터의 원소 값을 나타낼 수 있다.
아래의 표 1에서는 각 비대칭성 벡터에 따른 탄소 나노튜브의 직경과 문턱 전압을 나타낸다. 서로 다른 문턱 전압을 갖는 세 종류의 CNTFET들이 n타입(n-type)과 p타입(p-type)의 트랜지스터에 사용될 수 있다.
(n,m) DCNT(nm) Vtn(V) Vtp(V)
(17,0) 1.331 0.323 -0.323
(13,0) 1.017 0.428 -0.428
(8,0) 0.626 0.687 -0.687
일 실시예에서 삼진 논리 회로는 CNTFET의 턴온/턴오프 상태 동작을 사용한다. 턴온/턴오프 스위칭 동작은 CNTFET의 소스-드레인 전류가 게이트 전압에 의하여 결정되는 원리에 기반한다. 일반적인 동작은 CMOS의 동작과 마찬가지로, p형 CNTFET의 게이트에 드레인 전압(VDD)이 입력되는 경우 소스와 드레인 사이에 전류는 흐르지 않고, p형 CNTFET은 턴오프 상태가 된다. p형 CNTFET의 게이트에 접지 전압(GND)이 입력되는 경우 전류가 흐르며, p형 CNTFET는 턴온 상태가 된다. 반대로, n형 CNTFET의 게이트에 드레인 전압(VDD)이 입력되는 경우 소스와 드레인 사이에 전류가 흐르며, n형 CNTFET은 턴온 상태가 된다. n형 CNTFET의 게이트에 접지 전압(GND)이 입력되는 경우 전류가 흐르지 않고, n형 CNTFET은 턴오프 상태가 된다.
더 나아가, CNTFET의 게이트에 하프 드레인 전압(VDD/2, 0.45V)이 입력되는 경우, (17, 0)의 비대칭성 벡터를 갖는 p형 CNTFET 및 n형 CNTFET은 턴온 상태가 되며, (8,0)의 비대칭성 벡터를 갖는 p형 CNTFET 및 n형 CNTFET은 턴오프 상태가 된다.
이진 논리 회로(Binary Logic Circuit)
이진 논리 회로는 2개의 논리값을 바탕으로 한 논리 회로를 나타낸다. 이진 논리는 '0' 및 '1'의 논리값을 사용한다. 이진 논리 게이트는 이진 함수의 논리 동작을 수행하는 회로를 나타낸다. 이진 논리 게이트는 아래 표 2와 같이 2개의 전압 준위를 이용하여 두 논리값을 나타낼 수 있다.
Voltage Level Binary Logic Value
접지 전압(Gnd) 0
드레인 전압(VDD) 1
삼진 논리 회로(Ternary Logic Circuit)
삼진 논리 회로는 3개의 논리값을 바탕으로 한 논리 회로를 나타낸다. 삼진 논리 회로에는 '0', '1', 및 '2'의 논리값을 사용하는 불균형(unbalanced) 삼진 논리와 '-1', '0', 및 '1'의 논리값을 사용하는 균형(balanced) 삼진 논리가 있다. 삼진 논리 게이트는 삼진 함수의 논리 동작을 수행하는 회로를 나타낸다. 삼진 논리 게이트는 아래 표 3과 같이 세개의 전압 준위를 이용하여 세 논리값을 나타낼 수 있다.
Voltage Level Ternary Logic Value
Unbalanced Balanced
접지 전압(Gnd) 0 -1
하프 드레인 전압(VDD/2) 1 0
드레인 전압(VDD) 2 1
스태틱 게이트 디자인
스태틱 게이트는 풀업 네트워크와 풀다운 네트워크로 구성될 수 있다. 이하에서 네트워크란 소자들이 물리적으로 연결되어 있는 구조를 의미하며, 회로와 동일한 의미로 사용될 수 있다. 예를 들어, 풀업 네트워크 및 풀다운 네트워크는 풀업 회로 및 풀다운 회로를 의미할 수 있다. 풀업 네트워크와 풀다운 네트워크는 트랜지스터들의 조합으로 구성될 수 있고, 네트워크의 연결성은 입력 전압(input voltage)에 따른 각 트랜지스터의 스위칭 동작에 의하여 결정될 수 있다. 풀업 네트워크는 드레인 전압을 공급하는 드레인 전원과 연결될 수 있고, p형 트랜지스터로 구성될 수 있다. 반면, 풀다운 네트워크는 접지 전압을 공급하는 접지와 연결될 수 있고, n형 트랜지스터로 구성될 수 있다.
도 2는 삼진 논리 게이트를 위한 스태틱 게이트를 도시한다.
삼진 논리 게이트를 위한 스태틱 게이트(200)는 제1풀업 회로(211), 제1 풀다운 회로(212), 제2 풀업 회로(221), 제2 풀다운 회로(222), 제1 트랜지스터(M1), 제2 트랜지스터(M2)를 포함할 수 있다. 이하에서는, 제1 트랜지스터(M1)을 제1 패스 트랜지스터(M1)로 설명하고, 제2 트랜지스터(M2)를 제2 패스 트랜지스터(M2)로 설명한다. 삼진 논리 게이트를 위한 스태틱 게이트(200)는 단일 벽 탄소나노튜브 전계효과 트랜지스터(CNTFET)으로 구성될 수 있다.
일 실시예에 따른 스태틱 게이트(200)는 제1 풀업 회로(211)가 턴온되면 드레인 전압을 제1 패스 트랜지스터(M1)를 통해 출력할 수 있고, 제1 풀다운 회로(212)가 턴온되면 접지 전압을 제2 패스 트랜지스터(M2)를 통하여 출력하는 드레인-접지(VDD/GND) 경로를 가질 수 있다. 또한, 스태틱 게이트(200)는 제2 풀업 회로(221) 및 제2 풀다운 회로(222)가 둘 다 턴온되면 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)를 통해 하프 드레인(VDD/2) 전압을 출력하는 하프 드레인 경로를 포함할 수 있다. 제1 패스 트랜지스터(M1)는 제1 풀업 회로(211) 및 제2 풀다운 회로(222) 사이의 노드(N1)를 출력 단자(240)에 연결할 수 있고, 제2 패스 트랜지스터(M2)는 제2 풀업 회로(221) 및 제1 풀다운 회로(212) 사이의 노드(N2)를 출력 단자(240)에 연결할 수 있다.
스태틱 게이트(200)에서 제1 풀업 회로(211)는 제2 풀다운 회로(222), 드레인 전압을 공급하는 드레인 전원, 및 제1 패스 트랜지스터(M1)를 연결할 수 있다. 제1 풀다운 회로(212)는 제2 풀업 회로(221), 접지 전압을 공급하는 접지, 및 제2 패스 트랜지스터(M2)를 연결할 수 있다. 제2 풀업 회로(221)는 제1 풀다운 회로(212), 드레인 전압을 공급하는 드레인 전원, 및 제2 패스 트랜지스터(M2)를 연결할 수 있다. 제2 풀다운 회로(222)는 제1 풀업 회로(211), 접지 전압을 공급하는 접지, 및 제1 패스 트랜지스터(M1)를 연결할 수 있다.
정리하면, 제1 풀업 회로(211)가 턴온되면 드레인 전원으로부터 드레인 전압(VDD)을 출력 단자(240)로 전달할 수 있고, 제1 풀다운 회로(212)가 턴온되면 접지로부터 접지 전압(GND)을 출력 단자(240)로 전달할 수 있다. 제2풀업 회로(221), 제2 풀다운 회로(222), 제1 패스 트랜지스터(M1), 및 제2 패스 트랜지스터(M2)는 하프 드레인 전압(VDD/2)을 출력 단자(240)로 전달하는데 사용될 수 있다.
스태틱 게이트(200)에서, 제1 풀업 회로(211) 및 제2 풀업 회로(221)는 제1 패스 트랜지스터(M1)와 같은 도핑 타입의 트랜지스터를 포함할 수 있고, 제1 풀다운 회로(212) 및 제2 풀다운 회로(222)는 제2 패스 트랜지스터(M2)와 같은 도핑 타입의 트랜지스터를 포함할 수 있다. 또한, 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)는 서로 반대되는 도핑 타입을 가질 수 있다. 예를 들어, 제1 풀업 회로(211), 제2 풀업 회로(221), 및 제1 패스 트랜지스터(M1)는 p타입 트랜지스터일 수 있으며, 제1 풀다운 회로(212), 제2 풀다운 회로(222), 및 제2 패스 트랜지스터(M2)는 n타입 트랜지스터일 수 있다. 스태틱 게이트(200)에서, 복수의 회로들(211, 212, 221, 222)은 서로 다른 문턱 전압(threshold voltage)를 가지는 두 종류의 트랜지스터로 구성될 수 있다. 스태틱 게이트(200)는 하프 드레인(VDD/2) 전압 미만인 제1 문턱 전압을 갖는 트랜지스터 및 하프 드레인 전압 이상인 제2 문턱 전압을 갖는 트랜지스터로 구성될 수 있다. 두 종류의 서로 다른 문턱 전압을 갖는 트랜지스터는, 하프 드레인 전압(VDD/2)이 입력 단자(230)에 인가되는 경우, 서로 다른 스위칭 동작을 위하여 사용될 수 있다. 하프 드레인 전압이 입력 단자(230)에 인가되는 경우, 제1 문턱 전압을 갖는 트랜지스터는 턴온 될 수 있고, 제2 문턱 전압을 갖는 트랜지스터는 턴오프 될 수 있다. 또한, 스태틱 게이트(200)의 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)는 제1 문턱 전압 및 제2 문턱 전압 사이의 제3 문턱 전압을 갖는 트랜지스터일 수 있다. 예를 들어, 제1 문턱 전압은 0.323V, 제2 문턱 전압은 0.687V, 제3 문턱 전압은 0.428V일 수 있으나, 이로 한정하지는 않는다.
스태틱 게이트(200)는 하프 드레인 전압(VDD/2)을 출력할 수 있다. 스태틱 게이트(200)의 제2 풀업 회로(221) 및 제2 풀다운 회로(222)가 둘 다 턴온되어 출력 단자(240)에서 하프 드레인을 출력하는 경우, 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)는 둘다 턴오프 되어 하프 드레인 전압의 출력을 유지할 수 있다. 구체적으로, 스태틱 게이트(200)에서 출력 단자(240)의 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 제2 풀다운 회로(222)가 턴온되어 제1 노드(N1)의 전압이 드레인 전압에서 접지 전압으로 전이되고, 제1 노드(N1)과 연결된 제1 패스 트랜지스터(M1)는 출력 전압을 하프 드레인으로 유지시킬 수 있다. 이때, 제1 노드(N1)의 전압이 문턱 전압 이하가 되는 경우 제1 패스 트랜지스터(M1)가 오프될 수 있다. 또한, 스태틱 게이트(200)에서 출력 단자(240)의 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 제2 풀업 회로(221)가 턴온되어 제2 노드(N2)의 전압이 접지 전압에서 드레인 전압으로 전이되고, 제2 노드(N2)와 연결된 제2 패스 트랜지스터(M2)는 출력 전압을 하프 드레인 전압으로 유지시킬 수 있다. 이때, 제2 노드(N2)의 전압이 드레인 전압에서 문턱 전압을 감산한 전압 이상이 되는 경우 제2 패스 트랜지스터(M2)가 오프될 수 있다.
도 3은 삼진 논리 합성의 과정을 도시한 흐름도이다.
삼진 논리 합성 방법은 풀업/풀다운 테이블 생성 단계(301), 퀸 맥클러스키 알고리즘 적용 단계(302), SOP 최적화 단계(303) 및 트랜지스터 맵핑 단계(304)를 포함할 수 있다.
삼진 논리 합성의 과정은 먼저 단계(301)에서 삼진 함수를 나타내는 진리표를 이용하여 드레인-접지 경로의 풀업 테이블과 풀다운 테이블, 하프 드레인(VDD/2) 경로의 풀업 테이블과 풀다운 테이블을 생성된다. 각 풀업/풀다운 테이블은 해당하는 네트워크의 스위칭 동작을 나타낼 수 있다. 하프 드레인 경로의 풀업/풀다운 테이블에서 무관 항(don't care term)이 나타나고, 드레인-접지 경로의 풀업/풀다운 테이블과는 다르게 처리되어야 한다. 모든 무관 항들에 턴온 또는 턴오프를 삽입하여 모든 가능한 하프 드레인 경로의 풀업/풀다운 테이블을 생성한다.
단계(302)에서 드레인-접지 경로와 하프 드레인 경로의 모든 풀업/풀다운 테이블들에 퀸 맥클러스키(Quine-McCluskey) 알고리즘이 적용된다. 퀸 맥클러스키 알고리즘에서는 풀업/풀다운 테이블의 모든 턴온 상태를 갖는 부분들이 최소 정준 표현(minterm canonical expression)으로 변환된다. 변환된 최소항은 반복적인 병합 과정을 통해서 줄어들게 되고, 하나 이상의 곱의 합(Sum Of Products, SOP)을 생성한다.
다음으로, 단계(303)에서 SOP 최적화를 통해 삼진 논리 회로가 최적화될 수 있는 SOP가 선택된다. 마지막으로 단계(304)에서 선택된 SOP를 이용하여 적절한 트랜지스터가 맵핑(Mapping)될 수 있다.
도 4에서는 일 실시예에 따른 제1 회로의 구조에 관하여 설명한다.
이하에서는, 이진 논리 회로와 삼진 논리 회로 중 불균형 삼진 논리를 이용하여 설계된 논리 게이트에 관하여 설명한다. 일 실시예에 따른 제1 회로는 복수개의 입력 신호를 수신할 수 있다. 예를 들어, 일 실시예에 따른 카운트 회로는 8개, 10개, 또는 12개의 입력 신호를 수신할 수 있다. 이하에서는, 8개의 입력 신호를 수신하는 제1 회로(400)에 관하여 설명한다.
일 실시예에 따른 제1 회로(400)에 인가되는 입력 신호는 드레인 전압(VDD), 하프 드레인 전압(VDD/2), 및 접지 전압(GND) 중 하나일 수 있다. 불균형 삼진 논리에서 드레인 전압은 논리값 '2'를 지시할 수 있고, 하프 드레인 전압은 논리값 '1'을 지시할 수 있으며, 접지 전압은 논리값 '0'을 지시할 수 있다. 예를 들어, 드레인 전압은 0.9V를 나타낼 수 있고, 하프 드레인 전압은 0.45V를 나타낼 수 있으며, 접지 전압은 0V를 나타낼 수 있다. 일 실시예에 따른 제1 회로(400)는 제1 회로에 인가되는 복수의 입력 신호들 중 드레인 전압의 개수를 카운트할 수 있는 회로를 나타낼 수 있다. 이하에서는, 일 실시예에 따른 제1 회로(400)의 구조에 관하여 구체적으로 설명한다.
일 실시예에 따른 제1 회로(400)는 복수의 제1 카운팅 게이트('C2 게이트'라고도 함)를 포함할 수 있다. 제1 회로(400)는 4개의 제1 카운팅 게이트(411 내지 414)를 포함할 수 있다. 복수의 제1 카운팅 게이트(411 내지 414)는 제1 회로(400)에 인가되는 복수의 입력 신호들을 수신할 수 있다. 예를 들어, 제1 카운팅 게이트(411)는 제1 회로(400)에 인가되는 8개의 입력 신호들 중 2개의 입력 신호(예를 들어, A0, A1)를 수신할 수 있다. 제1 카운팅 게이트(412)는 다른 2개의 입력 신호(예를 들어, A2, A3)를 수신할 수 있다. 제1 카운팅 게이트(413)는 다른 2개의 입력 신호(예를 들어, A4, A5)를 수신할 수 있다. 제1 카운팅 게이트(414)는 나머지 2개의 입력 신호(예를 들어, A6, A7)를 수신할 수 있다.
제1 카운팅 게이트는 2개의 입력 신호들을 수신할 수 있다. 제1 카운팅 게이트는 아래의 수학식 2에 따른 연산을 수행할 수 있는 삼진 논리 게이트이다.
Figure 112021050371362-pat00002
수학식 2에서 A 및 B는 제1 카운팅 게이트에 인가되는 복수의 입력 전압에 대응하는 논리값을 나타낼 수 있다. 수학식 2에서 접지 전압은 논리값 '0'을 지시하고, 하프 드레인 전압은 논리값 '1'을 지시하며, 드레인 전압은 논리값 '2'를 지시할 수 있다. 제1 카운팅 게이트는 두개의 입력 신호를 수신할 수 있다. 제1 카운팅 게이트는 인가된 두개의 입력 신호가 모두 드레인 전압이 아닌 경우, 접지 전압을 출력하고, 인가된 두개의 입력 신호가 모두 드레인 전압인 경우, 드레인 전압을 출력하며, 인가된 두개의 입력 신호 중 하나의 입력 신호만이 드레인 전압인 경우, 하프 드레인 전압을 출력할 수 있다. 결국, 제1 카운팅 게이트는 인가되는 입력 전압들 중 드레인 전압(VDD)의 개수에 대응하는 전압을 출력할 수 있다. 예를 들어, 제1 카운팅 게이트에 2개의 드레인 전압이 인가되는 경우, '2'를 지시하는 드레인 전압을 출력하고, 1개의 드레인 전압이 인가되는 경우, '1'을 지시하는 하프 드레인 전압을 출력하며, 입력 전압들 중 드레인 전압이 존재하지 않는 경우, '0'을 지시하는 접지 전압을 출력할 수 있다.
일 실시예에 따른 제1 회로(400)는 복수의 제1 카운팅 게이트(411 내지 414)와 연결된 제1 삼진 반가산기(ternary half adder, THA)(421) 및 제2 삼진 반가산기(422)를 포함할 수 있다. 삼진 반가산기는 2개의 입력 신호를 수신하는 삼진 논리 게이트로, 인가되는 2개의 입력 전압이 지시하는 트릿 논리값의 합산에 대응하는 출력 전압을 출력하는 삼진 논리 게이트를 나타낼 수 있다. 제1 삼진 반가산기(421)는 제1 카운팅 게이트(411)의 출력 신호 및 제1 카운팅 게이트(412)의 출력 신호를 수신할 수 있다. 제2 삼진 반가산기(422)는 제1 카운팅 게이트(413)의 출력 신호 및 제1 카운팅 게이트(414)의 출력 신호를 수신할 수 있다. 삼진 반가산기는 아래의 표 4에서 설명되는 진리표에 따른 연산을 수행할 수 있다. 표 4에서, 접지 전압(GND)은 논리값 '0'을 지시하고, 하프 드레인 전압(VDD/2)은 논리값 '1'을 지시하며, 드레인 전압(VDD)은 논리값 '2'를 지시한다.
I1 I2 C S
0 0 0 0
0 1 0 1
0 2 0 2
1 0 0 1
1 1 0 2
1 2 1 0
2 0 0 2
2 1 1 0
2 2 1 1
전술한 표 4에서 I1, I2는 삼진 반가산기에 인가되는 입력 신호, S는 삼진 반가산기에 의해 출력되는 합(sum) 출력 신호, C는 삼진 반가산기에 의해 출력되는 캐리(carry) 출력 신호를 나타낼 수 있다.
일 실시예에 따른 제1 회로(400)는 제1 삼진 반가산기(421)의 합(sum) 출력 신호 및 제2 삼진 반가산기(422)의 합 출력 신호를 수신하는 제3 삼진 반가산기(423)를 더 포함할 수 있다. 일 실시예에 따른 제1 회로(400)는 제1 삼진 반가산기(421)의 캐리(carry) 출력 신호 및 제2 삼진 반가산기(422)의 캐리 출력 신호를 수신하는 제1 삼진 합 게이트(431)를 더 포함할 수 있다. 일 실시예에 따른 제1 회로(400)는 제3 삼진 반가산기(423)의 캐리 출력 신호 및 제1 삼진 합 게이트(431)의 출력 신호를 수신하는 제2 삼진 합 게이트(432)를 더 포함할 수 있다. 삼진 합 게이트는 수신하는 입력 신호들이 지시하는 논리값의 합산을 3으로 나눈 나머지에 대응하는 출력 신호를 출력하는 게이트를 나타낼 수 있다. 삼진 합 게이트는 아래의 표 5에서 설명되는 진리표에 따른 연산을 수행할 수 있다.
I1 I2 Output
0 0 0
0 1 1
0 2 2
1 0 1
1 1 2
1 2 0
2 0 2
2 1 0
2 2 1
일 실시예에 따른 제1 회로(400)는 제3 삼진 반가산기(423)의 합 출력 신호(X0), 제2 삼진 합 게이트(432)의 출력 신호(X1)를 출력할 수 있다. 제1 회로(400)의 출력 신호의 각각이 지시하는 트릿 논리값을 결합(combine)하면, 제1 회로(400)에 인가되는 복수의 입력 전압들 중 드레인 전압(VDD)의 개수를 3진법으로 나타낸 것과 동일하다. 예를 들어, 제1 회로(400)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(X1X0(3))은, 제1 회로(400)에 인가되는 복수의 입력 신호들(A0 내지 A7) 중 드레인 전압의 개수와 동일하다. 다시 말해, 제1 회로(400)의 출력 신호들이 지시하는 논리값들이 순차적으로 결합된 트릿 시퀀스(trit sequence)는, 입력 신호들(A0 내지 A7) 중 드레인 전압의 개수에 대한 삼진 표현일 수 있다.
이하에서는, 각 삼진 논리 게이트를 트랜지스터를 사용하여 설계하는 방법에 관하여 설명한다. 도 5는 삼진 논리 게이트의 게이트 수준 설계도를 나타낸다. 도 5는 불균형 삼진 반가산기의 게이트 수준 설계도를 나타내며, 불균형 삼진 반가산기는 하나의 삼진 합 게이트와 하나의 NCONS 게이트로 구성될 수 있다.
도 6a 및 도 6b는 불균형 삼진 논리에서 삼진 논리 게이트들의 트랜지스터 수준 설계도를 나타낸다. 도 6a는 삼진 합 게이트의 트랜지스터 수준 설계도를 나타내고, 도 6b는 불균형 삼진 논리에서 NCONS 게이트의 트랜지스터 수준 설계도를 나타낸다. 참고로, NCONS는 게이트는 아래의 표 6에서 설명되는 진리표에 따른 연산을 수행할 수 있다.
I1 I2 NCONS
0 0 2
0 1 2
0 2 2
1 0 2
1 1 2
1 2 0
2 0 2
2 1 1
2 2 1
이하에서는, 하나의 예시로 삼진 논리 게이트 중 삼진 합 게이트를 트랜지스터 수준으로 설계하는 방법에 관하여 설명한다. 표 7은 불균형 삼진 논리에서 삼진 합 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 OFF ON OFF X
0 1 OFF OFF ON ON
0 2 ON OFF X OFF
1 0 OFF OFF ON ON
1 1 ON OFF X OFF
1 2 OFF ON OFF X
2 0 ON OFF X OFF
2 1 OFF ON OFF X
2 2 OFF OFF ON ON
생성된 풀업/풀다운 테이블을 이용하여 삼진 논리 회로를 최소의 트랜지스터를 가지고 디자인하기 위한 최소화를 수행할 수 있다. 다만, 최소화 전에 하프 드레인 경로의 풀업/풀다운 테이블에 존재하는 무관 항들(X로 표시된 부분)을 처리해야한다. 각 무관 항들은 온 또는 오프로 대체될 수 있다. 임의의 진리표에 대하여 최적으로 회로를 합성하기 위해서는 무관 항들이 온 또는 오프로 치환되는 모든 조합이 고려되어야 한다. 그에 따라 하프 드레인 경로의 풀업/풀다운 테이블에 대해 온 또는 오프로만 구성된 모든 가능한 풀업/풀다운 테이블을 생성한다. 상기 풀업/풀다운 테이블들은 모두 제안되는 최소화 알고리즘을 통해 최적화하고, 최소의 트랜지스터를 갖는 하나의 무관 항에 대한 (온 또는 오프) 조합을 선택할 수 있다. 아래의 표 8은 2 입력 삼진 합 게이트에 대해 최소의 트랜지스터 수를 갖도록 무관 항들을 처리한 풀업/풀다운 테이블을 도시한다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 OFF ON OFF ON
0 1 OFF OFF ON ON
0 2 ON OFF ON OFF
1 0 OFF OFF ON ON
1 1 ON OFF OFF OFF
1 2 OFF ON OFF OFF
2 0 ON OFF ON OFF
2 1 OFF ON OFF OFF
2 2 OFF OFF ON ON
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 8의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A0B2+A1B1+A2B0 및 A0B0+A1B2+A2B1로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 A0(B1+B2)+A2B2+(A1+A2)B0 및 A2B2+A0(B0+B1)+(A0+A1)B0로 나타난다.
SOP 최적화 단계는 퀸 맥클러스키 알고리즘으로 최소화 SOP가 복수개 생성된 경우에 가장 최적의 SOP를 선택하는 단계이다. 상기 SOP 최적화 단계에서는 두 가지 요인을 고려하여 최적의 SOP를 결정한다. 첫째로 네트워크가 가장 적은 트랜지스터 수를 갖도록 하고, 둘째로 네트워크의 전송 딜레이가 최소가 되도록 한다. 논리 게이트는 비대칭성 벡터(8,0)을 가지는 CNTFET의 수를 최소화함으로써 전송 딜레이가 줄어들도록 구성될 수 있다. 구체적으로, 특정 SOP를 최적의 SOP(OSOP)라고 가정한다. 그리고 최적의 SOP가 맞는지 여부를 확인하기 위해 상기 특정 SOP를 제외한 나머지 모든 SOP들을 OSOP와 비교한다. 모든 SOP들에 대해서 각 SOP에 따라 네트워크를 구성하는 데 필요한 트랜지스터의 수를 계산한다. 각 SOP마다 계산되는 트랜지스터의 수와 OSOP의 트랜지스터 수를 비교한다. 비교 결과에 따라 더 적은 수의 트랜지스터가 필요한 SOP가 OSOP가 된다. 만약 현재의 OSOP의 트랜지스터 수가, 비교하는 SOP의 필요 트랜지스터 수보다 더 적은 경우 현재의 OSOP는 그대로 OSOP로 유지된다. 더 적은 트랜지스터가 필요한 SOP를 OSOP로 선택함으로써, 회로의 전력 소모와 필요 면적이 줄어들고, 속도를 최대화할 수 있다.
다음으로 필요 트랜지스터의 수가 같은 경우, 비대칭성 벡터 (8, 0)을 갖는 CNTFET의 수를 줄임으로써, 회로의 전송 딜레이를 감소시킬 수 있다. 네트워크를 구성하는 경우에 (8, 0)과 (17, 0)의 비대칭성 벡터를 갖는 두 종류의 CNTFET이 사용될 수 있다. (13, 0)의 비대칭성 벡터를 갖는 CNTFET은 제1 패스 트랜지스터 및 제2 패스 트랜지스터를 구성하는데 사용될 수 있다. 비대칭성 벡터는 CNTFET의 문턱 전압과 반비례한다. 따라서 (8, 0)의 비대칭성 벡터를 갖는 CNTFET의 문턱 전압이 (17, 0)의 비대칭성 벡터를 갖는 CNTFET의 문턱 전압보다 더 크다. 따라서, (8, 0)의 비대칭성 벡터를 갖는 CNTFET의 드레인 전류가 더 적게 흐른다. 결과적으로 논리 게이트의 전송 딜레이는 드레인 전류가 감소함에 따라서 증가하므로, 네트워크를 같은 수의 트랜지스터로 구성하는 경우에 (8, 0)의 비대칭성 벡터를 갖는 CNTFET의 수를 줄임으로써 전송 딜레이를 줄일 수 있다.
트랜지스터 맵핑 단계는 SOP 최적화 단계 이후에, 스태틱 게이트 디자인과 함께 적절한 디바이스들을 연결함으로써 네트워크를 구성하는 단계이다. SOP의 각 곱 항에 대하여, 특정 트랜지스터의 드레인 노드와 다음 트랜지스터의 소스 노드를 연결하여 두 트랜지스터를 직렬로 연결한다. 유사하게, SOP는 생성된 곱 모델을 병렬로 연결하여 구성할 수 있다. 풀업 네트워크에서는, 곱 모델들의 가장 위 트랜지스터의 소스 노드들을 연결하고, 가장 아래 트랜지스터들의 드레인 노드를 연결함으로써 병렬로 연결할 수 있다. 논리 게이트는 도 2에서 보이듯 각 네트워크의 노드들을 적절히 연결시켜 합성할 수 있다. 위와 같은 방법으로 각 삼진 논리 게이트를 트랜지스터를 이용하여 설계할 수 있다.
도 7은 일 실시예에 따른 제2 회로의 구조를 설명한다.
일 실시예에 따른 제2 회로(700)는 도 4의 제1 회로(400)와 유사하다. 제2 회로(700)는 제1 회로(400)의 제1 카운팅 게이트(411 내지 414)가 제2 카운팅 게이트(711 내지 714)로 대체된 구조를 가질 수 있다. 일 실시예에 따른 제2 회로(700)는 제2 회로에 인가되는 복수의 입력 신호들 중 논리값 '1'을 지시하는 하프 드레인 전압의 개수를 카운트 할 수 있는 회로를 나타낼 수 있다. 이하에서는, 일 실시예에 따른 제2 회로(700)의 구조에 관하여 구체적으로 설명한다.
일 실시예에 따른 제2 회로(700)는 복수의 제2 카운팅 게이트('C1 게이트'라고도 함)를 포함할 수 있다. 제2 회로(700)는 4개의 제2 카운팅 게이트(711 내지 714)를 포함할 수 있다. 복수의 제2 카운팅 게이트(711 내지 714)는 제2 회로(700)에 인가되는 복수의 입력 신호들을 수신할 수 있다. 제2 카운팅 게이트(711)는 제2 회로(700)에 인가되는 8개의 입력 신호들 중 2개의 입력 신호(예를 들어, A0, A1)를 수신할 수 있다. 제2 카운팅 게이트(712)는 다른 2개의 입력 신호(예를 들어, A2, A3)를 수신할 수 있다. 제2 카운팅 게이트(713)는 다른 2개의 입력 신호(예를 들어, A4, A5)를 수신할 수 있다. 제2 카운팅 게이트(714)는 나머지 2개의 입력 신호(예를 들어, A6, A7)를 수신할 수 있다. 제2 카운팅 게이트는 두개의 입력 신호들을 수신할 수 있다. 제2 카운팅 게이트는 아래의 수학식 3에 따른 연산을 수행할 수 있는 삼진 논리 게이트이다.
Figure 112021050371362-pat00003
수학식 3에서 A 및 B는 제2 카운팅 게이트에 인가되는 복수의 입력 전압에 대응하는 논리값을 나타낼 수 있다. 제2 카운팅 게이트는 인가된 두개의 입력 신호가 모두 하프 드레인 전압이 아닌 경우, 접지 전압을 출력하고, 인가된 두개의 입력 신호가 모두 하프 드레인 전압인 경우, 드레인 전압을 출력하며, 인가된 두개의 입력 신호 중 하나의 입력 신호만이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력할 수 있다. 제2 카운팅 게이트는 인가되는 입력 전압들 중 하프 드레인 전압(VDD/2)의 개수에 대응하는 전압을 출력할 수 있다. 예를 들어, 제2 카운팅 게이트에 두개의 하프 드레인 전압이 인가되는 경우, '2'를 지시하는 드레인 전압을 출력하고, 한개의 하프 드레인 전압이 인가되는 경우, '1'을 지시하는 하프 드레인 전압을 출력하며, 입력 전압들 중 하프 드레인 전압이 존재하지 않는 경우, '0'을 지시하는 접지 전압을 출력할 수 있다.
일 실시예에 따른 제2 회로(700)는 제1 회로(400)와 유사한 구조로, 복수의 제2 카운팅 게이트(711 내지 714)와 연결된 제4 삼진 반가산기(724) 및 제5 삼진 반가산기(725)를 포함할 수 있다. 제2 회로(700)는 제4 삼진 반가산기(724)의 합 출력 신호 및 제5 삼진 반가산기(725)의 합 출력 신호를 수신하는 제6 삼진 반가산기(726)를 더 포함할 수 있다. 제2 회로(700)는 제4 삼진 반가산기(724)의 캐리 출력 신호 및 제5 삼진 반가산기(725)의 캐리 출력 신호를 수신하는 제3 삼진 합 게이트(733)를 더 포함할 수 있다. 제2 회로(700)는 제6 삼진 반가산기(726)의 캐리 출력 신호 및 제3 삼진 합 게이트(733)의 출력 신호를 수신하는 제4 삼진 합 게이트(734)를 더 포함할 수 있다.
일 실시예에 따른 제2 회로(700)는 제6 삼진 반가산기(726)의 합 출력 신호(Y0), 제4 삼진 합 게이트(734)의 출력 신호(Y1)를 출력할 수 있다. 제2 회로(700)의 출력 신호의 각각이 지시하는 트릿 논리값을 결합하면, 제2 회로(700)에 인가되는 복수의 입력 전압들 중 하프-드레인 전압(VDD/2)의 개수를 3진법으로 나타낸 것과 동일하다. 예를 들어, 제2 회로(700)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(Y1Y0(3))은, 제2 회로(700)에 인가되는 복수의 입력 신호들(A0 내지 A7) 중 하프 드레인 전압의 개수와 동일하다.
도 8은 일 실시예에 따른 삼진 카운트 회로에 관하여 설명한다.
삼진 카운트 회로는 인가되는 복수의 입력 신호들 중 드레인 전압의 개수 및 하프 드레인 전압의 개수를 세는 연산을 수행할 수 있다. 삼진 카운트 회로는 인가되는 복수개의 입력 신호들 중 드레인 전압의 개수 및 하프 드레인 전압의 개수를 각각 산출함으로써 산출된 개수에 대응하는 전압을 출력할 수 있다. 아래 수학식 4는 삼진 카운트 회로가 구현하는 함수식을 나타낸다.
Figure 112021050371362-pat00004
수학식 4에서 i는 삼진 카운트 회로가 수신하는 입력 신호의 개수를 나타낸다. 수학식 4에 따르면 counteri는 인가된 복수의 입력 신호들 중 드레인 전압의 개수에 대한 3진법 표현 및 인가된 입력 신호들 중 하프 드레인 전압의 개수에 대한 3진법 표현이 결합되어 표현된다. 이하에서는, 8개의 입력 신호가 인가되는 삼진 평균기 회로(800)에 관하여 설명한다.
일 실시예에 따른 삼진 카운트 회로(800)는 제1 회로(801) 및 제2 회로(802)를 포함할 수 있다. 제1 회로(801)는 도 4의 카운트 회로(400)와 동일한 구조를 가지며, 제2 회로(802)는 도 7의 카운트 회로(700)과 동일한 구조를 가진다. 삼진 카운트 회로(800)는 제1 회로(801)에 의하여 복수의 입력 신호들(A0 내지 A7)을 수신하고, 제2 회로(802)에 의하여 복수의 입력 신호들(A0 내지 A7)을 수신할 수 있다. 일 실시예에 따른 삼진 카운트 회로(800)는 제1 회로(801)의 출력 신호 및 제2 회로(802)의 출력 신호를 출력한다.
도 4 및 도 7에서 설명한 바와 같이, 제1 회로(801)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(예를 들어, Z3Z2(3))은, 삼진 카운트 회로(800)에 인가되는 복수의 입력 신호들(A0 내지 A7) 중 드레인 전압의 개수와 동일하다. 또한, 제2 회로(802)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(예를 들어, Z1Z0(3))은, 삼진 카운트 회로(800)에 인가되는 복수의 입력 신호들(A0 내지 A7) 중 하프 드레인 전압의 개수와 동일하다. 결국, 일 실시예에 따른 삼진 카운트 회로(800)의 모든 출력 신호들이 지시하는 논리값들을 결합(combine)하면, 삼진 카운트 회로(800)에 인가되는 복수의 입력 신호들 중 드레인 전압의 개수 및 하프 드레인 전압의 개수를 표현할 수 있다. 다시 말해, 삼진 카운트 회로(800)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(Z3Z2Z1Z0(3))은, 삼진 카운트 회로(800)에 인가된 복수의 입력 신호들 중 드레인 전압의 개수에 대한 3진법 표현(Z3Z2(3)) 및 인가된 입력 신호들 중 하프 드레인 전압의 개수에 대한 3진법 표현(Z1Z0(3))이 결합되어 표현된 값과 동일하다.
도 9는 일 실시예에 따른 삼진 곱셈기 회로에 관하여 설명한다.
삼진 곱셈기 회로는 도 4의 제1 회로(400)의 구조를 이용하여 설계될 수 있다. 삼진 곱셈기 회로는 입력 신호들이 지시하는 삼진 논리값의 곱셈값을 구하는 연산을 수행할 수 있다. 삼진 곱셈기 회로는 복수개의 입력 신호들 각각이 지시하는 논리값의 곱셈값을 산출하고, 산출된 곱셈값에 대응하는 전압을 출력할 수 있다. 아래 수학식 5는 삼진 곱셈기 회로가 구현하는 함수식을 나타낸다.
Figure 112021050371362-pat00005
수학식 5에서 i는 삼진 곱셈기 회로가 수신하는 입력 신호의 개수를 나타낸다. 수학식 5에서 prodi는 삼진 곱셈기 회로에 인가된 입력 신호들 각각이 지시하는 논리값의 곱셈값에 대한 3진법 표현을 나타낼 수 있다. 이하에서는, 8개의 입력 신호가 인가되는 삼진 곱셈기 회로(900)에 관하여 설명한다.
일 실시예에 따른 삼진 곱셈기 회로(900)는 제1 회로(901)를 포함할 수 있다. 제1 회로(901)는 도 4의 제1 회로(400)와 동일한 구조를 갖는다. 삼진 곱셈기 회로(900)의 제1 회로(901)는 삼진 곱셈기 회로(900)에 인가되는 복수의 입력 신호들 중 드레인 전압(VDD)의 개수를 카운트 할 수 있다. 구체적으로, 제1 회로(901)는 제3 삼진 반가산기(902)의 합 출력 신호 및 제2 삼진 합 게이트(903)의 출력 신호를 출력할 수 있다. 도 4에서 설명한 바와 같이, 제3 삼진 반가산기(902)의 합 출력 신호 및 제2 삼진 합 게이트(903)의 출력 신호가 지시하는 논리값을 결합(combine)하면, 제1 회로(901)에 인가된 복수의 입력 신호들(A0 내지 A7) 중 드레인 전압의 개수를 3진법으로 나타낸 것과 동일하다.
일 실시예에 따른 삼진 곱셈기 회로(900)는 제1 회로(901)의 출력 신호를 수신하는 복수의 곱셈 게이트들을 더 포함할 수 있다. 보다 구체적으로, 삼진 곱셈기 회로(900)는 제1 곱셈 게이트(911)('B0 게이트' 라고도 함), 제2 곱셈 게이트(912)('B1 게이트' 라고도 함), 제3 곱셈 게이트(913)('B2 게이트' 라고도 함), 제4 곱셈 게이트(914)('B3 게이트' 라고도 함), 제5 곱셈 게이트(915)('B4 게이트' 라고도 함), 제6 곱셈 게이트(916)('B5 게이트' 라고도 함)를 더 포함할 수 있고, 제1 곱셈 게이트(911), 제2 곱셈 게이트(912), 제3 곱셈 게이트(913), 제4 곱셈 게이트(914), 제5 곱셈 게이트(915), 및 제6 곱셈 게이트(916)는 제3 삼진 반가산기(902)의 합 출력 신호 및 제2 삼진 합 게이트(903)의 출력 신호를 수신할 수 있다. 곱셈 게이트들은 아래의 표 9에서 설명되는 진리표에 따른 연산을 수행할 수 있다.
I1 I2 W5 W 4 W 3 W 2 W 1 W 0
0 0 0 0 0 0 0 1
0 1 0 0 0 0 0 2
0 2 0 0 0 0 1 1
1 0 0 0 0 0 2 2
1 1 0 0 0 1 2 1
1 2 0 0 1 0 1 2
2 0 0 0 2 1 0 1
2 1 0 1 1 2 0 2
2 2 1 0 0 1 1 1
전술한 표 9에서 I1, I2는 곱셈 게이트에 인가되는 입력 신호에 대응하는 논리값을 나타내고, W0는 제1 곱셈 게이트의 출력 신호에 대응하는 논리값, W1는 제2 곱셈 게이트의 출력 신호에 대응하는 논리값, W2는 제3 곱셈 게이트의 출력 신호에 대응하는 논리값, W3는 제4 곱셈 게이트의 출력 신호에 대응하는 논리값, W4는 제5 곱셈 게이트의 출력 신호에 대응하는 논리값, W5는 제6 곱셈 게이트의 출력 신호에 대응하는 논리값을 나타낸다.
이하에서는, 각 곱셈 게이트가 출력하는 논리값에 대하여 설명한다. 제1 곱셈 게이트, 제2 곱셈 게이트, 제3 곱셈 게이트, 제4 곱셈 게이트, 제5 곱셈 게이트, 및 제6 곱셈 게이트는 2개의 입력(제1 입력 및 제2 입력)을 수신할 수 있다. 제1 입력 및 제2 입력의 논리값들이 모두 0인 경우에 응답하여, 제1 곱셈 게이트는 1의 논리 값을 출력하고, 제2 곱셈 게이트, 제3 곱셈 게이트, 제4 곱셈 게이트, 제5 곱셈 게이트, 및 제6 곱셈 게이트는 0의 논리 값을 출력할 수 있다. 제1 입력의 논리값이 0이고, 제2 입력의 논리값이 1인 경우에 응답하여, 제1 곱셈 게이트는 2의 논리값을 출력하고, 제2 곱셈 게이트, 제3 곱셈 게이트, 제4 곱셈 게이트, 제5 곱셈 게이트, 및 제6 곱셈 게이트는 0의 논리값을 출력할 수 있다. 제1 입력의 논리값이 0이고, 제2 입력의 논리값이 2인 경우에 응답하여, 제1 곱셈 게이트는 1의 논리값을 출력하고, 제2 곱셈 게이트는 2의 논리값을 출력하며, 제3 곱셈 게이트, 제4 곱셈 게이트, 제5 곱셈 게이트 및 제6 곱셈 게이트는 0의 논리값을 출력할 수 있다. 제1 입력의 논리값이 1이고, 제2 입력의 논리값이 0인 경우에 응답하여, 제1 곱셈 게이트 및 제2 곱셈 게이트는 2의 논리값을 출력하며, 제3 곱셈 게이트, 제4 곱셈 게이트, 제5 곱셈 게이트 및 제6 곱셈 게이트는 0의 논리값을 출력할 수 있다. 제1 입력의 논리값이 1이고, 제2 입력의 논리값이 1인 경우에 응답하여, 제1 곱셈 게이트 및 제3 곱셈 게이트는 1의 논리값을 출력하고, 제2 곱셈 게이트는 2의 논리값을 출력하며, 제4 곱셈 게이트, 제5 곱셈 게이트 및 제6 곱셈 게이트는 0의 논리값을 출력할 수 있다. 제1 입력의 논리값이 1이고, 제2 입력의 논리값이 2인 경우에 응답하여, 제2 곱셈 게이트 및 제4 곱셈 게이트는 1의 논리값을 출력하고, 제1 곱셈 게이트는 2의 논리값을 출력하며, 제3 곱셈 게이트, 제5 곱셈 게이트, 및 제6 곱셈 게이트는 0의 논리값을 출력할 수 있다. 제1 입력의 논리값이 2이고, 제2 입력의 논리값이 0인 경우에 응답하여, 제1 곱셈 게이트 및 제3 곱셈 게이트는 1의 논리값을 출력하고, 제4 곱셈 게이트는 2의 논리값을 출력하며, 제2 곱셈 게이트, 제5 곱셈 게이트, 및 제6 곱셈 게이트는 0의 논리값을 출력할 수 있다. 제1 입력의 논리값이 2이고, 제2 입력의 논리값이 1인 경우에 응답하여, 제4 곱셈 게이트 및 제5 곱셈 게이트는 1의 논리값을 출력하고, 제1 곱셈 게이트 및 제3 곱셈 게이트는 2의 논리값을 출력하며, 제2 곱셈 게이트 및 제6 곱셈 게이트는 0의 논리값을 출력할 수 있다. 제1 입력의 논리값이 2이고, 제2 입력의 논리값이 2인 경우에 응답하여, 제1 곱셈 게이트, 제2 곱셈 게이트, 제3 곱셈 게이트, 및 제6 곱셈 게이트는 1의 논리값을 출력하고, 제4 곱셈 게이트 및 제5 곱셈 게이트는 0의 논리값을 출력할 수 있다.
삼진 곱셈기 회로(900)는 인가된 입력 신호들이 지시하는 논리값들의 곱을 계산하기 위하여 논리값 '2'를 지시하는 드레인 전압(VDD)의 개수만을 카운트하면 된다. 하프 드레인 전압(VDD/2)은 논리값 '1'을 지시하기 때문에, 논리값들의 곱을 계산할 때 논리값에 영향을 주지 않기 때문이다. 후술하겠으나, 삼진 곱셈기 회로(900)에 인가된 복수의 입력 신호들 중 '0'을 지시하는 접지 전압이 적어도 하나 존재하는 경우에는 논리값들의 곱은 0이 되기 때문에, 삼진 곱셈기 회로(900)는 NNMIN 게이트(920)를 이용하여 출력 신호로 접지 전압을 출력할 수 있다.
제1 회로(901)는 입력 신호들 중 논리값 '2'를 지시하는 드레인 전압의 개수에 대응하는 출력 전압을 출력한다. 곱셈 게이트들(911 내지 916)은 제1 회로(901)의 출력 전압을 수신하여 입력 신호들이 지시하는 논리값들의 곱에 대응하는 출력 전압을 출력할 수 있다. 보다 구체적으로, 곱셈 게이트들(911 내지 916)이 출력하는 신호들이 지시하는 논리값들을 결합(combine)하면, 삼진 곱셈기 회로(900)에 인가되는 입력 신호들이 지시하는 논리값들의 곱을 3진법으로 나타낸 것과 동일하다. 예를 들어, 곱셈 게이트들(911 내지 916)이 출력하는 신호들이 지시하는 논리값을 결합하여 3진수로 표현된 값(W5W4W3W2W1W0)은, 삼진 곱셈기 회로(900)에 인가되는 복수의 입력 신호들(A0 내지 A7)이 지시하는 논리값들의 곱과 동일하다. 다시 말해, 삼진 곱셈기 회로(900)의 출력 신호들이 지시하는 논리값들이 순차적으로 결합된 트릿 시퀀스(trit sequence)는, 복수의 입력 신호들(A0 내지 A7)이 지시하는 논리값들의 곱의 삼진 표현일 수 있다.
더 나아가, 일 실시예에 따른 삼진 곱셈기 회로(900)는 NNMIN 게이트(920)를 더 포함할 수 있다. NNMIN 게이트(920)는 복수의 입력 신호들(예를 들어, A0 내지 A7)를 수신할 수 있다. NNMIN 게이트는 인가된 복수의 입력 전압들(A0 내지 A7) 중 최소 전압이 접지 전압(GND)인 경우, 접지 전압을 출력하고, 인가된 복수의 입력 전압들 중 최소 전압이 하프 드레인 전압 및 드레인 전압 중 하나인 경우, 드레인 전압을 출력한다. 구체적으로, NNMIN 게이트는 아래의 수학식 6에 따른 연산을 수행할 수 있는 삼진 논리 게이트이다.
Figure 112021050371362-pat00006
다시 말해, NNMIN 게이트(920)는 인가되는 복수의 입력 전압들 중 적어도 하나의 입력 전압이 접지 전압인 경우, '0'의 논리값을 지시하는 접지 전압을 출력할 수 있다. NNMIN 게이트(920)는 인가되는 복수의 입력 전압들이 모두 접지 전압이 아닌 경우, '2'의 논리값을 지시하는 드레인 전압을 출력할 수 있다.
일 실시예에 따른 삼진 곱셈기 회로(900)는 선택 신호로서 수신된 NNMIN 게이트(920)의 출력 신호에 기초하여, 입력 신호로서 수신된 제1 곱셈 게이트(911)의 출력 신호 및 접지 전압(GND) 중 하나를 선택하여 출력하는 제1 멀티플렉서(931)를 더 포함할 수 있다. 삼진 곱셈기 회로(900)는 선택 신호로서 수신된 NNMIN 게이트(920)의 출력 신호에 기초하여, 입력 신호로서 수신된 제2 곱셈 게이트(912)의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제2 멀티플렉서(932)를 더 포함할 수 있다. 삼진 곱셈기 회로(900)는 선택 신호로서 수신된 NNMIN 게이트(920)의 출력 신호에 기초하여, 입력 신호로서 수신된 제3 곱셈 게이트(913)의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제3 멀티플렉서(933)를 더 포함할 수 있다. 삼진 곱셈기 회로(900)는 선택 신호로서 수신된 NNMIN 게이트(920)의 출력 신호에 기초하여, 입력 신호로서 수신된 제4 곱셈 게이트(914)의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제4 멀티플렉서(934)를 더 포함할 수 있다. 삼진 곱셈기 회로(900)는 선택 신호로서 수신된 NNMIN 게이트(920)의 출력 신호에 기초하여, 입력 신호로서 수신된 제5 곱셈 게이트(915)의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제5 멀티플렉서(935)를 더 포함할 수 있다. 삼진 곱셈기 회로(900)는 선택 신호로서 수신된 NNMIN 게이트(920)의 출력 신호에 기초하여, 입력 신호로서 수신된 제6 곱셈 게이트(916)의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제6 멀티플렉서(936)를 더 포함할 수 있다.
멀티플렉서들(931 내지 936)은 선택 신호로 '0'의 논리값을 지시하는 접지 전압을 수신하는 경우, 접지 전압(GND)을 삼진 곱셈기 회로(900)의 출력 신호로 출력할 수 있다. 즉, 멀티플렉서들(931 내지 936)이 선택 신호로 '0'의 논리값을 지시하는 접지 전압을 수신하는 것은 삼진 곱셈기 회로(900)에 인가된 복수의 입력 신호들(A0 내지 A7) 중 적어도 하나의 입력 신호가 접지 전압인 것과 동일하다. 멀티플렉서들(931 내지 936)은 접지 전압을 선택 신호로 수신하여, 접지 전압(GND)을 출력 신호로 출력할 수 있다. 삼진 곱셈기 회로(900)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(R5R4R3R2R1R0(3))은 '0'으로, 삼진 곱셈기 회로(900)에 인가되는 입력 신호들(A0 내지 A7) 중 적어도 하나가 '0'을 지시하기 때문에 입력 신호들이 지시하는 논리값의 곱인 '0'과 동일하다.
멀티플렉서들(931 내지 936)은 선택 신호로 '2'의 논리값을 지시하는 드레인 전압을 수신하는 경우, 각 멀티플렉서와 연결된 곱셈 게이트(911 내지 916)의 출력 신호를 삼진 곱셈기 회로(900)의 출력 신호로 출력한다. 즉, 삼진 곱셈기 회로(900)에 인가된 복수의 입력 신호들이 모두 접지 전압이 아닌 경우에는, NNMIN 게이트(920)에서 논리값 '2'를 지시하는 드레인 전압을 출력하게 되고, 멀티플렉서들(931 내지 936)은 선택신호로 드레인 전압을 수신하여 곱셈 게이트들(911 내지 916)의 출력 신호를 삼진 곱셈기 회로(900)의 출력 신호로 출력한다. 삼진 곱셈기 회로(900)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(R5R4R3R2R1R0(3))은, 각 곱셈 게이트들(911 내지 916)의 출력 신호 각각이 지시하는 논리값을 결합하여 3진수로 표현된 값(W5W4W3W2W1W0(3))과 동일하다. 결국, 삼진 곱셈기 회로(900)의 출력 신호 각각이 지시하는 논리값들을 결합(R5R4R3R2R1R0(3))하면, 삼진 곱셈기 회로(900)에 인가된 복수의 입력 신호들이 지시하는 논리값들의 곱을 3진법으로 나타낸 것과 동일하게 된다.
일 실시예에 따른 삼진 카운트 회로(800) 및 삼진 곱셈기 회로(900)의 설계에 이용되는 제1 카운팅 게이트, 제2 카운팅 게이트, NNMIN 게이트, 제1 곱셈 게이트, 제2 곱셈 게이트, 제3 곱셈 게이트, 제4 곱셈 게이트, 제5 곱셈 게이트, 제6 곱셈 게이트는 앞서 제시된 진리표로부터 풀업/풀다운 테이블을 생성하고, 퀸 맥클러스키 알고리즘을 적용하며, SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거쳐 트랜지스터 수준으로 설계될 수 있다.
도 10a 및 도 10b는 트랜지스터 수준으로 설계된 카운팅 게이트를 나타낸다.
도 10a는 트랜지스터 수준으로 설계된 제1 카운팅 게이트를 나타낸다. 표 10은 제1 카운팅 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 1 0 X
0 1 0 1 0 X
0 2 0 0 1 1
1 0 0 1 0 X
1 1 0 1 0 X
1 2 0 0 1 1
2 0 0 0 1 1
2 1 0 0 1 1
2 2 1 0 X 0
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 10의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A2B2 및 (A0+A1)*(B0+B1)로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 A2+B2 및 A0+A1+B0+B1로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제1 카운팅 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 10b는 트랜지스터 수준으로 설계된 제2 카운팅 게이트를 나타낸다. 표 11은 제2 카운팅 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 1 0 X
0 1 0 0 1 1
0 2 0 1 0 X
1 0 0 0 1 1
1 1 1 0 X 0
1 2 0 0 1 1
2 0 0 1 0 X
2 1 0 0 1 1
2 2 0 1 0 X
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 11의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A1B1 및 A0B0+A2B2+A2B0+A2B2로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 A1+B1 및 A0+B2+A2+B0로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제2 카운팅 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 11a 내지 도 11f는 트랜지스터 수준으로 설계된 곱셈 게이트를 나타낸다.
도 11a는 트랜지스터 수준으로 설계된 제1 곱셈 게이트(B0 게이트)를 나타낸다. 표 12은 제1 곱셈 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 0 1 1
0 1 1 0 X 0
0 2 0 0 1 1
1 0 1 0 X 0
1 1 0 0 1 1
1 2 1 0 X 0
2 0 0 0 1 1
2 1 1 0 X 0
2 2 0 0 1 1
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 12의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A1*(B0+B2)+B1*(A0+A2) 및 0로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 1 및 (A0+A2)*(B0+B2)+A1*B1로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제1 곱셈 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 11b는 트랜지스터 수준으로 설계된 제2 곱셈 게이트(B1 게이트)를 나타낸다. 표 13은 제2 곱셈 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 1 0 X
0 1 0 1 0 X
0 2 0 0 1 1
1 0 1 0 X 0
1 1 1 0 X 0
1 2 0 0 1 1
2 0 0 1 0 X
2 1 0 1 0 X
2 2 0 0 1 1
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 13의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A1*(B0+B1) 및 (A0+A1)*(B0+B2)로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 B2 및 B2로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제2 곱셈 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 11c는 트랜지스터 수준으로 설계된 제2 곱셈 게이트(B2 게이트)를 나타낸다. 표 14은 제3 곱셈 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 1 0 X
0 1 0 1 0 X
0 2 0 1 0 X
1 0 0 1 0 X
1 1 0 0 1 1
1 2 0 1 0 X
2 0 0 0 1 1
2 1 1 0 X 0
2 2 0 0 1 1
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 14의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A2*B1 및 A0+(A0+A1)*(B0+B1)로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 A2+B1*(A1+A2) 및 (A0+A1)+B0+B2로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제3 곱셈 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 11d는 트랜지스터 수준으로 설계된 제2 곱셈 게이트를 나타낸다. 표 15은 제4 곱셈 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 1 0 X
0 1 0 1 0 X
0 2 0 1 0 X
1 0 0 1 0 X
1 1 0 1 0 X
1 2 0 0 1 1
2 0 1 0 X 0
2 1 0 0 1 1
2 2 0 1 0 X
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 15의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A2*B0 및 (A0+A1)*(B0+B1)+B2(A0+A2)로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 A1*B2+A2*(B0+B1)및 B1+B2로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제4 곱셈 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 11e는 트랜지스터 수준으로 설계된 제2 곱셈 게이트를 나타낸다. 표 16은 제5 곱셈 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 1 0 X
0 1 0 1 0 X
0 2 0 1 0 X
1 0 0 1 0 X
1 1 0 1 0 X
1 2 0 1 0 X
2 0 0 1 0 X
2 1 0 0 1 1
2 2 0 1 0 X
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 16의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 0 및 A0+A1+(B0+B2)로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 A2*B2 및 1로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제5 곱셈 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 11f는 트랜지스터 수준으로 설계된 제2 곱셈 게이트를 나타낸다. 표 17은 제6 곱셈 게이트에 대한 진리표로부터 생성되는 풀업/풀다운 테이블이다.
I1 I2 VDD/Gnd VDD/Gnd Half-VDD Half-VDD
Up Down Up Down
0 0 0 1 0 X
0 1 0 1 0 X
0 2 0 1 0 X
1 0 0 1 0 X
1 1 0 1 0 X
1 2 0 1 0 X
2 0 0 1 0 X
2 1 0 1 0 X
2 2 0 0 1 1
다음으로 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다. 표 17의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 0 및 A0+A1+(B0+B2)로 나타나고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 A2*B2 및 1로 나타난다. 다음으로 SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거치면 제6 곱셈 게이트가 트랜지스터 수준으로 설계될 수 있다.
도 12은 일 실시예에 따른 삼진 순환 회로에 관하여 설명한다.
삼진 순환 회로는 인가되는 복수의 입력 신호들 중 미리 정한 개수의 입력 신호로 구성된 입력 신호 집합들 마다 산출된 논리값의 최소값 중 최대값을 산출하는 연산을 수행할 수 있다. 아래 수학식 7은 삼진 순환 회로가 구현하는 함수식을 나타낸다.
Figure 112021050371362-pat00007
수학식 7에서 i는 삼진 순환 회로에 인가되는 입력 신호의 개수를 나타내고, j는 미리 정한 개수를 나타낸다. 수학식 7에 따르면, icyj 는 인가된 i 개의 입력 신호들로부터 순환(cyclic)하여 j개의 입력 신호들을 입력 신호 집합으로 생성하고, 생성된 입력 신호 집합 마다 산출된 논리값의 최소값 중 최대값을 나타낼 수 있다. 이하에서는, 8개의 입력 신호가 인가되는 삼진 순환 회로(1200)에 관하여 설명한다.
일 실시예에 따른 삼진 순환 회로(1200)는 8개의 입력 신호들(예를 들어, A0 내지 A7)을 수신할 수 있다. 일 실시예에 따른 삼진 순환 회로(1200)는 8개의 NMIN 게이트(1011 내지 1018)를 포함할 수 있다. NMIN 게이트는 아래의 수학식 8에 따른 연산을 수행할 수 있는 삼진 논리 게이트이다.
Figure 112021050371362-pat00008
NMIN 게이트는 NMIN 게이트에 인가된 복수의 입력 전압들 중 최소 전압이 접지 전압인 경우, 드레인 전압을 출력하고, 인가된 복수의 입력 전압들 중 최소 전압이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력하며, 복수의 입력 전압들 중 최소 전압이 드레인 전압인 경우, 접지 전압을 출력할 수 있다. 정리하면, NMIN 게이트는 NMIN 게이트에 인가된 복수의 입력 전압들 중 최소 전압의 반전 전압을 출력할 수 있다.
NMIN 게이트(1211 내지 1218)에는 복수의 입력 신호들(A0 내지 A7) 중 미리 정한 개수의 입력 신호들이 순환하여 인가될 수 있다. 예를 들어, 도 10을 참조하면, 미리 정한 개수는 5개일 수 있다. NMIN 게이트(1211)에는 A0, A1, A2, A3, A4의 입력 신호가 인가될 수 있고, NMIN 게이트(1212)에는 A1, A2, A3, A4, A5의 입력 신호가 인가될 수 있다. NMIN 게이트(1218)에는 A7, A0, A1, A2, A3의 입력 신호가 인가될 수 있다.
일 실시예에 따른 삼진 순환 회로(1200)는 복수의 NMIN 게이트(1211 내지 1218)와 각각 연결되는 복수의 표준 삼진 인버터(standard ternary inveter, STI)(이하 '인버터')를 포함할 수 있다. 예를 들어, 인버터(1221)는 NMIN 게이트(1211)와 연결되고, NMIN 게이트(1211)의 출력 신호를 수신할 수 있다. 인버터(1222)는 NMIN 게이트(1212)와 연결되고, NMIN 게이트(1212)의 출력 신호를 수신할 수 있다. 인버터는 아래의 표 18에서 설명되는 진리표에 따른 연산을 수행할 수 있다.
Input Output
0(GND) 2
1(VDD/2) 1
2(VDD) 0
결국, 삼진 순환 회로(1200)의 인버터(1221 내지 1228) 각각은 대응하는 NMIN 게이트에 인가된 입력 신호들이 지시하는 논리값들 중 최소의 논리값에 대응하는 전압을 각각 출력할 수 있다.
일 실시예에 따른 삼진 순환 회로(1200)는 복수의 인버터(1221 내지 1228)의 출력 신호를 모두 수신하는 NMAX 게이트(1230)를 더 포함할 수 있다. NMAX 게이트(1230)는 아래의 수학식 9에 따른 연산을 수행할 수 있는 삼진 논리 게이트이다.
Figure 112021050371362-pat00009
NMAX 게이트는 NMAX 게이트에 인가된 복수의 입력 전압들 중 최대 전압이 접지 전압인 경우, 드레인 전압을 출력하고, 인가된 복수의 입력 전압들 중 최대 전압이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력하며, 인가된 복수의 입력 전압들 중 최대 전압이 드레인 전압인 경우, 접지 전압을 출력할 수 있다. 정리하면, NMAX 게이트는 NMAX 게이트에 인가된 복수의 입력 전압들 중 최대 전압의 반전 전압을 출력할 수 있다. 일 실시예에 따른 삼진 순환 회로(1200)는 NMAX 게이트(1230)와 연결된 인버터(1240)를 더 포함할 수 있다. 결국, 삼진 순환 회로(1200)의 인버터(1240)는 NMAX 게이트(1230)에 인가된 입력 신호들이 지시하는 논리값들 중 최대의 논리값에 대응하는 전압을 삼진 순환 회로(1200)의 출력 신호로 출력할 수 있다.
일 실시예에 따른 삼진 순환 회로(1200)가 포함하는 NMIN 게이트, NMAX 게이트, 인버터는 앞서 제시된 진리표로부터 풀업/풀다운 테이블을 생성하고, 퀸 맥클러스키 알고리즘을 적용하며, SOP 최적화 단계 및 트랜지스터 맵핑 단계를 거쳐 트랜지스터 수준으로 설계될 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 컨트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있으며 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다.
위에서 설명한 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 또는 복수의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 이를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. 복수의 제1 카운팅 게이트;
    상기 복수의 제1 카운팅 게이트와 연결된 제1 삼진 반가산기(ternary half adder, THA) 및 제2 삼진 반가산기;
    상기 제1 삼진 반가산기의 합(sum) 출력 신호 및 상기 제2 삼진 반가산기의 합 출력 신호를 수신하는 제3 삼진 반가산기;
    상기 제1 삼진 반가산기의 캐리(carry) 출력 신호 및 상기 제2 삼진 반가산기의 캐리 출력 신호를 수신하는 제1 삼진 합 게이트; 및
    상기 제3 삼진 반가산기의 캐리 출력 신호 및 상기 제1 삼진 합 게이트의 출력 신호를 수신하는 제2 삼진 합 게이트
    를 포함하고,
    상기 제3 삼진 반가산기 및 상기 제2 삼진 합 게이트는, 상기 복수의 제1 카운팅 게이트에 인가된 입력 신호들 중 드레인 전압의 개수에 대응하는 전압 신호들을 출력하는,
    회로.
  2. 제1항에 있어서,
    상기 복수의 제1 카운팅 게이트의 각각은,
    해당 제1 카운팅 게이트에 인가된 두개의 입력 신호들이 모두 드레인 전압이 아닌 경우, 접지 전압을 출력하고,
    상기 해당 제1 카운팅 게이트에 인가된 두개의 입력 신호들이 모두 드레인 전압인 경우, 드레인 전압을 출력하고,
    상기 해당 제1 카운팅 게이트에 인가된 두개의 입력 신호들 중 하나의 입력 신호만이 드레인 전압인 경우, 하프 드레인 전압을 출력하는,
    회로.
  3. 제1항에 있어서,
    복수의 제2 카운팅 게이트;
    상기 복수의 제2 카운팅 게이트와 연결된 제4 삼진 반가산기 및 제5 삼진 반가산기;
    상기 제4 삼진 반가산기의 합 출력 신호 및 상기 제5 삼진 반가산기의 합 출력 신호를 수신하는 제6 삼진 반가산기;
    상기 제4 삼진 반가산기의 캐리 출력 신호 및 상기 제5 삼진 반가산기의 캐리 출력 신호를 수신하는 제3 삼진 합 게이트; 및
    상기 제6 삼진 반가산기의 캐리 출력 신호 및 상기 제3 삼진 합 게이트의 출력 신호를 수신하는 제4 삼진 합 게이트
    를 더 포함하는 회로.
  4. 제3항에 있어서,
    상기 복수의 제2 카운팅 게이트 각각은,
    해당 제2 카운팅 게이트에 인가된 두개의 입력 신호들이 모두 하프 드레인 전압이 아닌 경우, 접지 전압을 출력하고,
    상기 해당 제2 카운팅 게이트에 인가된 두개의 입력 신호들이 모두 하프 드레인 전압인 경우, 드레인 전압을 출력하고,
    상기 해당 제2 카운팅 게이트에 인가된 두개의 입력 신호들 중 하나의 입력 신호만이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력하는,
    회로.
  5. 제1항에 있어서,
    제1 곱셈 게이트, 제2 곱셈 게이트, 제3 곱셈 게이트, 제4 곱셈 게이트, 제5 곱셈 게이트, 및 제6 곱셈 게이트
    를 더 포함하고,
    상기 제1 곱셈 게이트, 상기 제2 곱셈 게이트, 상기 제3 곱셈 게이트, 상기 제4 곱셈 게이트, 상기 제5 곱셈 게이트, 및 상기 제6 곱셈 게이트는, 상기 제3 삼진 반가산기의 합 출력 신호 및 상기 제2 삼진 합 게이트의 출력 신호를 수신하는
    회로.
  6. 제5항에 있어서,
    복수의 입력 신호들을 수신하는 NNMIN 게이트;
    선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제1 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제1 멀티플렉서;
    선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제2 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제2 멀티플렉서;
    선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제3 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제3 멀티플렉서;
    선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제4 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제4 멀티플렉서;
    선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제5 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제5 멀티플렉서;
    선택 신호로서 수신된 상기 NNMIN 게이트의 출력 신호에 기초하여, 입력 신호로서 수신된 상기 제6 곱셈 게이트의 출력 신호 및 접지 전압 중 하나를 선택하여 출력하는 제6 멀티플렉서
    를 더 포함하는 회로.
  7. 제6항에 있어서,
    상기 NNMIN 게이트는,
    상기 NNMIN 게이트에 인가된 복수의 입력 신호들 중 최소 전압이 접지 전압인 경우, 접지 전압을 출력하고,
    상기 NNMIN 게이트에 인가된 복수의 입력 신호들 중 최소 전압이 하프 드레인 전압 및 드레인 전압 중 하나인 경우, 드레인 전압을 출력하는,
    회로.
  8. 복수의 NMIN 게이트;
    상기 복수의 NMIN 게이트와 각각 연결되는 복수의 표준 삼진 인버터(standard tenary inverter, STI);
    상기 복수의 표준 삼진 인버터의 출력 신호를 수신하는 NMAX 게이트; 및
    상기 NMAX 게이트의 출력 신호를 수신하는 표준 삼진 인버터
    를 포함하고,
    회로에 인가된 복수의 입력 신호들 중 미리 정한 개수의 입력 신호가 순환(cyclic)하여 상기 NMIN 게이트에 인가되는,
    회로.
  9. 제8항에 있어서,
    상기 복수의 NMIN 게이트 각각은,
    해당 NMIN 게이트에 인가된 복수의 입력 신호들 중 최소 전압이 접지 전압인 경우, 드레인 전압을 출력하고,
    상기 해당 NMIN 게이트에 인가된 복수의 입력 신호들 중 최소 전압이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력하며,
    상기 해당 NMIN 게이트에 인가된 복수의 입력 신호들 중 최소 전압이 드레인 전압인 경우, 접지 전압을 출력하는,
    회로.
  10. 제8항에 있어서,
    상기 NMAX 게이트는,
    상기 NMAX 게이트에 인가된 복수의 입력 신호들 중 최대 전압이 접지 전압인 경우, 드레인 전압을 출력하고,
    상기 NMAX 게이트에 인가된 복수의 입력 신호들 중 최대 전압이 하프 드레인 전압인 경우, 하프 드레인 전압을 출력하며,
    상기 NMAX 게이트에 인가된 복수의 입력 신호들 중 최대 전압이 드레인 전압인 경우, 접지 전압을 출력하는
    회로.
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