KR102348169B1 - 저전력 삼진 논리 회로 장치 - Google Patents
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Abstract
일 실시예에 따른 스태틱 삼진 게이트는, 제1 풀업 회로가 턴온되면 드레인 전압을 제1 트랜지스터를 통해 출력하고, 제1 풀다운 회로가 턴온되면 접지 전압을 제2 트랜지스터를 통해 출력하는 드레인-접지 경로, 및 제2 풀업 회로 및 제2 풀다운 회로가 둘 다 턴온되면 제1 트랜지스터 및 제2 트랜지스터를 통해 하프 드레인 전압을 출력하는 하프 드레인 경로를 포함하고, 제1 트랜지스터는 상기 제1 풀업 회로 및 상기 제2 풀다운 회로 사이의 노드를 출력 단자에 연결하며, 제2 트랜지스터는 제2 풀업 회로 및 제1 풀다운 회로 사이의 노드를 상기 출력 단자에 연결할 수 있다.
Description
디지털 회로에 연관되며, 보다 상세하게는 삼진 논리 회로를 이용한 게이트 디자인에 연관된다.
최근 수십년간 CMOS 기반의 디지털 회로가 꾸준히 발전되어 왔으나, 장치의 크기적인 한계가 예상됨에 따라 새로운 접근이 요구된다. 다중 값 논리(Multi-Valued Logic)는 논리 단계의 새로운 접근으로서, 이진 논리 회로가 갖는 회로 복잡도를 근본적인 방향에서 해결한다.
이진 논리 회로의 복잡도 해결을 위한 방안으로 삼진 논리 회로가 개발되었으나, 회로의 합성 기술이 최적화되지 않아 장점이 크지 않았다. 따라서 삼진 논리 회로를 이용하는 회로의 최적 합성 기술의 개발이 요구된다.
일 실시예에 따른 스태틱 삼진 게이트는, 제1 풀업 회로가 턴온되면 드레인 전압을 제1 트랜지스터를 통해 출력하고, 제1 풀다운 회로가 턴온되면 접지 전압을 제2 트랜지스터를 통해 출력하는 드레인-접지 경로, 및 제2 풀업 회로 및 제2 풀다운 회로가 둘 다 턴온되면 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 하프 드레인 전압을 출력하는 하프 드레인 경로를 포함하고, 상기 제1 트랜지스터는 상기 제1 풀업 회로 및 상기 제2 풀다운 회로 사이의 노드를 출력 단자에 연결하며, 상기 제2 트랜지스터는 상기 제2 풀업 회로 및 상기 제1 풀다운 회로 사이의 노드를 상기 출력 단자에 연결할 수 있다.
일 실시예에 따른 스태틱 삼진 게이트의 상기 제1 풀업 회로는 상기 제2 풀다운 회로, 상기 드레인 전압을 공급하는 드레인 전원, 및 상기 제1 트랜지스터를 연결하고, 상기 제1 풀다운 회로는 상기 제2 풀업 회로, 상기 접지 전압을 공급하는 접지, 및 상기 제2 트랜지스터를 연결할 수 있다.
일 실시예에 따른 스태틱 삼진 게이트의 상기 제2 풀업 회로는 상기 제1 풀다운 회로, 상기 드레인 전압을 공급하는 드레인 전원, 및 상기 제2 트랜지스터를 연결하고, 상기 제2 풀다운 회로는 상기 제1 풀업 회로, 상기 접지 전압을 공급하는 접지, 및 상기 제1 트랜지스터를 연결할 수 있다.
일 실시예에 따른 스태틱 삼진 게이트의 상기 제1 풀업 회로 및 상기 제2 풀업 회로는, 상기 제1 트랜지스터와 같은 도핑 타입의 트랜지스터를 포함하고, 상기 제1 풀다운 회로 및 상기 제2 풀다운 회로는, 상기 제2 트랜지스터와 같은 도핑 타입의 트랜지스터를 포함하며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 반대되는 도핑 타입을 가질 수 있다.
일 실시예에 따른 스태틱 삼진 게이트의 상기 제1 트랜지스터는 p타입 트랜지스터이고, 상기 제2 트랜지스터는 n타입 트랜지스터일 수 있다.
일 실시예에 따른 스태틱 삼진 게이트의 상기 제1 트랜지스터는 및 상기 제2 트랜지스터는 단일 벽 탄소나노튜브 전계효과 트랜지스터(CNTFET)일 수 있다.
일 실시예에 따른 스태틱 삼진 게이트의 상기 제1 풀업 회로, 상기 제1 풀다운 회로, 상기 제2 풀업 회로, 및 상기 제2 풀다운 회로는, 하프 드레인 전압 미만인 제1 문턱 전압(threshold voltage)을 갖는 트랜지스터 및 하프 드레인 전압 이상인 제2 문턱 전압을 갖는 트랜지스터로 구성되며, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 상기 제1 문턱 전압과 상기 제2 문턱 전압 사이의 제3 문턱 전압을 갖는 트랜지스터일 수 있다.
일 실시예에 따른 스태틱 삼진 게이트에서, 상기 제2 풀업 회로 및 상기 제2 풀다운 회로가 둘 다 턴온되어 상기 출력 단자에서 하프 드레인을 출력하는 경우, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 둘 다 턴오프되어 하프 드레인 전압의 출력을 유지할 수 있다.
일 실시예에 따른 스태틱 삼진 게이트에서, 상기 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 상기 제2 풀다운 회로가 턴온되어 상기 제1 노드의 전압이 드레인 전압에서 접지 전압으로 전이되고, 상기 제1 노드와 연결된 상기 제1 트랜지스터는 출력 전압을 하프 드레인 전압에서 유지시킬 수 있다.
일 실시예에 따른 스태틱 삼진 게이트에서, 상기 출력 단자의 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 상기 제2 풀업 회로가 턴온되어 상기 제2 노드의 전압이 접지 전압에서 드레인 전압으로 전이되고, 상기 제2 노드와 연결된 상기 제2 트랜지스터는 출력 전압을 드레인 전압에서 유지시킬 수 있다.
일 실시예에 따른 스태틱 삼진 게이트에서, 상기 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 상기 제1 노드의 전압이 문턱 전압 이하가 되는 경우 상기 제1 트랜지스터가 오프될 수 있다.
일 실시예에 따른 스태틱 삼진 게이트에서, 상기 출력 단자의 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 상기 제2 노드의 전압이 드레인 전압에서 문턱 전압을 감산한 전압 이상이 되는 경우 상기 제2 트랜지스터가 턴오프될 수 있다.
일 실시예에 따른 스태틱 삼진 게이트에서, 상기 제1 트랜지스터의 바디(body)는 드레인 전압을 공급하는 드레인 전원과 연결되고, 상기 제2 트랜지스터의 바디는 접지 전압을 공급하는 접지와 연결될 수 있다.
일 실시예에 따른 스태틱 삼진 게이트는, 상기 출력 단자에 연결되는 외부 전원을 더 포함하고, 상기 외부 전원에 의하여 상기 출력 단자의 전압이 감소하는 경우에 응답하여, 상기 제1 트랜지스터에 흐르는 제1 전류가 감소하고, 상기 제2 트랜지스터에 흐르는 제2 전류가 증가하며, 상기 외부 전원에 의하여 상기 출력 단자의 상기 전압이 증가하는 경우에 응답하여, 상기 제1 트랜지스터에 흐르는 상기 제1 전류가 증가하고, 상기 제2 트랜지스터에 흐르는 상기 제2 전류가 감소할 수 있다.
스태틱 삼진 게이트를 설계하는 방법에 있어서, 삼진 논리에 대응하는 진리표를 이용하여 회로에 대한 스위칭 테이블을 생성하는 단계, 상기 스위칭 테이블을 곱의 합(Sum Of Product) 표현으로 변환하는 단계, 곱의 합 표현으로 변환되는 상기 스위칭 테이블을 퀸맥클러스키(Quine-McCluskey) 알고리즘을 이용하여 최소화하는 단계, 및 상기 스위칭 테이블에 기초하여 주어진 신호(given signal)에 대응하는 트랜지스터를 선택하여 제어하는 단계를 포함하고, 상기 회로는, 턴온될 시 드레인 전압을 출력하는 제1 풀업 회로, 턴온될 시 접지 전압을 출력하는 제1 풀다운 회로, 제2 풀다운 회로와 함께 턴온될 시 하프 드레인 전압을 출력하는 제2 풀업 회로, 상기 제1 풀업 회로 및 상기 제2 풀다운 회로 사이의 노드를 출력 단자에 연결하는 제1 트랜지스터, 및 상기 제2 풀업 회로 및 상기 제1 풀다운 회로 사이의 노드를 상기 출력 단자에 연결하는 제2 트랜지스터를 포함할 수 있다.
도 1은 단일 벽 탄소나노튜브 전계효과 트랜지스터(carbon nanotube field effect transistor, CNTFET)의 구조도이다.
도 2a는 종래의 삼진 논리 게이트를 위한 다이오드 연결 트랜지스터 기반 스태틱 게이트(Static Gate)를 도시한다.
도 2b는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트의 소모 전력을 도시한다.
도 3은 일 실시예에 따라 제안된 삼진 논리 게이트를 위한 스태틱 게이트(300)를 도시한다.
도 4는 일 실시예에 따른 패스 트랜지스터 기반 STI(standard ternary inverter) 게이트의 회로 동작을 설명한다.
도 5a는 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트(500)의 회로 동작을 설명한다.
도 5b는 일 실시예에 따른 STI 게이트에서 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우 각 노드에서의 전압 변화를 도시한다.
도 6은 STI 게이트에서 외부 전원으로 인한 출력 전압 변화에 따른 전류의 변화를 도시한다.
도 7은 일 실시예에 따른 바디 효과(body effect)를 갖는 STI 게이트를 도시한다.
도 8은 STI 게이트에서 입력 전압에 따른 출력 전압 및 소모 전력에 대한 그래프를 도시한다.
도 9는 STI 게이트에서 동작 주파수(Operating frequency)에 따른 평균 전력 소모를 도시한다.
도 10은 STI 게이트 별로 서로 다른 동작 조건에서의 에너지 효율을 도시한다.
도 11은 종래의 스태틱 게이트와 일 실시예에 따른 스태틱 게이트 사이의 정적 전력 소모를 도시한다.
도 12는 일 실시예에 따른 삼진 논리 합성의 과정을 도시한 흐름도이다.
도 13은 일 실시예에 따른 균형 삼진 반가산기의 SUM 게이트 설계를 위한 논리 합성 과정의 개략도를 나타낸다.
도 14는 삼진 산술 논리 회로들의 게이트 설계도를 도시한다.
도 15는 균형 삼진 논리에서 일 실시예에 따른 패스 트랜지스터 기반 스태틱 게이트의 예시들을 도시한다.
도 16는 불균형 삼진 논리에서 일 실시예에 따른 패스 트랜지스터 기반 스태틱 게이트의 예시들을 도시한다.
도 17a은 불균형 산술 논리 회로에서 종래의 스태틱 게이트와 일 실시예에 따른 스태틱 게이트의 평균 전력 소모를 나타낸다.
도 17b는 종래의 삼진 논리 회로의 예시를 나타낸다.
도 18은 입력 변수의 개수에 따라 변화하는 트랜지스터 수를 도시한다.
도 2a는 종래의 삼진 논리 게이트를 위한 다이오드 연결 트랜지스터 기반 스태틱 게이트(Static Gate)를 도시한다.
도 2b는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트의 소모 전력을 도시한다.
도 3은 일 실시예에 따라 제안된 삼진 논리 게이트를 위한 스태틱 게이트(300)를 도시한다.
도 4는 일 실시예에 따른 패스 트랜지스터 기반 STI(standard ternary inverter) 게이트의 회로 동작을 설명한다.
도 5a는 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트(500)의 회로 동작을 설명한다.
도 5b는 일 실시예에 따른 STI 게이트에서 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우 각 노드에서의 전압 변화를 도시한다.
도 6은 STI 게이트에서 외부 전원으로 인한 출력 전압 변화에 따른 전류의 변화를 도시한다.
도 7은 일 실시예에 따른 바디 효과(body effect)를 갖는 STI 게이트를 도시한다.
도 8은 STI 게이트에서 입력 전압에 따른 출력 전압 및 소모 전력에 대한 그래프를 도시한다.
도 9는 STI 게이트에서 동작 주파수(Operating frequency)에 따른 평균 전력 소모를 도시한다.
도 10은 STI 게이트 별로 서로 다른 동작 조건에서의 에너지 효율을 도시한다.
도 11은 종래의 스태틱 게이트와 일 실시예에 따른 스태틱 게이트 사이의 정적 전력 소모를 도시한다.
도 12는 일 실시예에 따른 삼진 논리 합성의 과정을 도시한 흐름도이다.
도 13은 일 실시예에 따른 균형 삼진 반가산기의 SUM 게이트 설계를 위한 논리 합성 과정의 개략도를 나타낸다.
도 14는 삼진 산술 논리 회로들의 게이트 설계도를 도시한다.
도 15는 균형 삼진 논리에서 일 실시예에 따른 패스 트랜지스터 기반 스태틱 게이트의 예시들을 도시한다.
도 16는 불균형 삼진 논리에서 일 실시예에 따른 패스 트랜지스터 기반 스태틱 게이트의 예시들을 도시한다.
도 17a은 불균형 산술 논리 회로에서 종래의 스태틱 게이트와 일 실시예에 따른 스태틱 게이트의 평균 전력 소모를 나타낸다.
도 17b는 종래의 삼진 논리 회로의 예시를 나타낸다.
도 18은 입력 변수의 개수에 따라 변화하는 트랜지스터 수를 도시한다.
실시예들에 대한 특정한 구조적 또는 기능적 설명들은 단지 예시를 위한 목적으로 개시된 것으로서, 다양한 형태로 변경되어 실시될 수 있다. 따라서, 실시예들은 특정한 개시형태로 한정되는 것이 아니며, 본 명세서의 범위는 기술적 사상에 포함되는 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어를 다양한 구성요소들을 설명하는데 사용될 수 있지만, 이런 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 해석되어야 한다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함으로 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 해당 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
논리 합성과 삼진 회로
논리 합성(Logic Synthesis)은 고레벨(high-level) 시스템의 발전을 가속화하는데 중요하다. 연결 도선의 딜레이는 디지털 회로의 속도에 제약을 주기 때문에 논리 게이트 간의 연결 도선의 수를 줄임으로써 해결할 수 있고, 따라서 다중 논리(MVL) 회로의 사용이 요구된다. 다중 논리 회로는 논리 게이트가 0 또는 1의 두 개보다 많은 논리값을 처리할 수 있는 회로를 의미한다. 다중 논리 회로는 단일 논리 게이트에서 다중 값을 처리해 이진 논리 회로에 비하여 동일 함수에서 더 적은 논리 게이트와 인터커넥트가 요구되므로, 전력, 성능, 면적 등의 특성에 개선이 기대된다.
하지만, 다중 논리(MVL)에서는, 새로운 디바이스(또는 트랜지스터)를 사용한 새로운 논리 합성 방법의 개발이 요구된다. 이하에서는, 삼진 논리를 위한 새로운 저전력 회로 구조와 함께 논리 합성 방법론을 설명한다. 게이트 수와 인터커넥트 복잡도를 감소시키기 위하여 삼진 논리 회로를 이진 논리 회로와 동일한 게이트 수준으로 설계한다. 일 실시예에 따른 삼진 논리 회로는 스태틱 게이트 디자인에 기반을 두고 있으며, 단일 벽 탄소나노튜브 전계효과 트랜지스터(carbon nanotube field effect transistor, CNTFET)를 사용한다. 먼저, 단일 벽 탄소나노튜브 전계효과 트랜지스터(CNTFET)에 관하여 설명한다.
삼진 논리 소자
도 1은 단일 벽 탄소나노튜브 전계효과 트랜지스터(carbon nanotube field effect transistor, CNTFET)의 구조도이다.
단일 벽 탄소나노튜브 전계효과 트랜지스터(CNTFET, 100)는 트랜지스터에 단일벽 탄소 나노튜브(Single-Walled Carbon Nanotube, SWCNT)가 삽입된 전계효과 트랜지스터이다. 이하에서는, 단일 벽 탄소 나노튜브 전계효과 트랜지스터를 CNTFET으로 설명한다.
MOSFET-like CNTFET은 드레인(Drain), 게이트(Gate), 소스(Source), 및 바디(body) 단자를 포함한다. 탄소 나노튜브는 비대칭성 벡터(Chirality Vector)에 따라 반도체 또는 전도체로 동작할 수 있다. 비대칭성 벡터는 탄소 원자들의 배열 각도를 나타낸다. 비대칭성 벡터는 (n, m)으로 표현될 수 있으며, n, m은 정수를 나타낸다. 비대칭성 벡터는 CNTFET의 문턱 전압(threshold voltage)을 결정하는 주요 요인이다. CNTFET의 문턱 전압은 탄소 나노튜브의 직경에 반비례한다. 문턱 전압, 탄소 나노튜브의 직경, 및 비대칭성 벡터의 원소 값 n과의 관계는 하기 수학식 1과 같이 표현될 수 있다.
수학식 1에서, Vt1, Vt2는 CNTFET의 문턱 전압을 나타낼 수 있고, DCNT1, DCNT2는 CNTFET의 직경을 나타낼 수 있으며, n1, n2는 비대칭성 벡터의 원소 값을 나타낼 수 있다.
아래의 표 1에서는 각 비대칭성 벡터에 따른 탄소 나노튜브의 직경과 문턱 전압을 나타낸다. 서로 다른 문턱 전압을 갖는 세 종류의 CNTFET들이 n타입(n-type)과 p타입(p-type)의 트랜지스터에 사용될 수 있다.
| (n,m) | DCNT(nm) | Vtn(V) | Vtp(V) |
| (17,0) | 1.331 | 0.323 | -0.323 |
| (13,0) | 1.017 | 0.428 | -0.428 |
| (8,0) | 0.626 | 0.687 | -0.687 |
일 실시예에서, 삼진 논리 회로는 CNTFET의 턴온/턴오프(ON/OFF) 상태 동작을 사용한다. 턴온/턴오프 스위칭 동작은 CNTFET의 소스-드레인 전류가 게이트 전압에 의하여 결정되는 원리에 기반한다. 일반적인 동작은 CMOS의 동작과 마찬가지로, p형 CNTFET의 게이트에 드레인 전압(VDD)이 입력되는 경우 소스와 드레인 사이에 전류는 흐르지 않고, p형 CNTFET은 턴오프 상태가 된다. p형 CNTFET의 게이트에 접지 전압(GND)이 입력되는 경우 전류가 흐르며, p형 CNTFET는 턴온 상태가 된다. 반대로, n형 CNTFET의 게이트에 드레인 전압(VDD)이 입력되는 경우 소스와 드레인 사이에 전류가 흐르며, n형 CNTFET은 턴온 상태가 된다. n형 CNTFET의 게이트에 접지 전압(GND)이 입력되는 경우 전류가 흐르지 않고, n형 CNTFET은 턴오프 상태가 된다.
더 나아가, CNTFET의 게이트에 하프 드레인 전압(VDD/2, 0.45V)이 입력되는 경우, (17, 0)의 비대칭성 벡터를 갖는 p형 CNTFET 및 n형 CNTFET은 턴온 상태가 되며, (8,0)의 비대칭성 벡터를 갖는 p형 CNTFET 및 n형 CNTFET은 턴오프 상태가 된다.
삼진 논리 회로(Ternary Logic Circuit)
삼진 논리 회로는 3개의 논리값을 바탕으로 한 논리 회로이다. 삼진수(Ternary digit)는 trit이라 불리며, 1-trit은 
에 상응한다. 삼진 논리는 '0, 1, 2'를 사용하는 불균형(Unbalanced) 삼진 논리와 '-1, 0, 1'을 사용하는 균형(Balanced) 삼진 논리가 있다. 이하에서는, 불균형 삼진 논리의 논리값 '-1', '0', '1'을 각각 '-', '0', '+'로 설명한다. 삼진 논리 게이트는 삼진 함수의 논리 동작을 수행하는 회로를 의미한다. 삼진 논리 게이트는 하기 표 2와 같이 세개의 전압 준위를 이용하여 세 논리값을 나타낼 수 있다.
| Voltage Level | Ternary Logic Value | |
| Unbalanced | Balanced | |
| Gnd = 0V | 0 | -1 |
| VDD/2 = 0.45V | 1 | 0 |
| VDD = 0.9V | 2 | 1 |
Negation 삼진 함수는 삼진 논리 게이트의 STI 게이트에 해당하고, And 삼진 함수는 삼진 논리 게이트의 MIN 게이트에 해당하며, Or 삼진 함수는 삼진 논리 게이트의 MAX 게이트에 해당한다. STI 게이트와 같이 1개의 입력 변수를 갖는 논리 게이트를 단항 연산자라고 하며, 하기 표 3은 균형 삼진법의 예시적인 진리표를 나타낸다.
| Input | PTI | STI | NTI | STB | INC | DEC |
| - | + | + | + | - | 0 | + |
| 0 | + | 0 | - | 0 | + | - |
| + | - | - | - | + | - | 0 |
스태틱 게이트 디자인
스태틱 게이트는 풀업 네트워크와 풀다운 네트워크로 구성될 수 있다. 이하에서 네트워크란 소자들이 물리적으로 연결되어 있는 구조를 의미하며, 회로와 동일한 의미로 사용될 수 있다. 예를 들어, 풀업 네트워크 및 풀다운 네트워크는 풀업 회로 및 풀다운 회로를 의미할 수 있다. 풀업 네트워크와 풀다운 네트워크는 트랜지스터들의 조합으로 구성될 수 있고, 네트워크의 연결성은 입력 전압(input voltage)에 따른 각 트랜지스터의 스위칭 동작에 의하여 결정될 수 있다. 풀업 네트워크는 드레인 전압을 공급하는 드레인 전원과 연결될 수 있고, p형 트랜지스터로 구성될 수 있다. 반면, 풀다운 네트워크는 접지 전압을 공급하는 접지와 연결될 수 있고, n형 트랜지스터로 구성될 수 있다.
도 2a는 종래의 삼진 논리 게이트를 위한 다이오드 연결 트랜지스터 기반 스태틱 게이트(Static Gate)를 도시한다.
도 2a를 참조하면, 종래의 다이오드 연결 트랜지스터 기반 스태틱 게이트(200)에서는, 하프 드레인 전압(VDD/2)을 출력하기 위하여 다이오드 연결 트랜지스터(M3) 및 다이오드 연결 트랜지스터(M4)가 사용된다. 구체적으로, 종래의 스태틱 게이트(200)에서는 다이오드 연결 트랜지스터(M3) 및 다이오드 연결 트랜지스터(M4)를 사용하여 하프 드레인 전압을 출력 단자의 전압으로 출력한다. 한편, 다이오드 연결 트랜지스터는 저항(resistor)과 비교하여 작은 면적과 높은 에너지 효율을 갖으나, 전압 분배에 있어서 여전히 높은 정적 전력을 소모한다. 따라서, 종래의 다이오드 연결 트랜지스터 기반 스태틱 게이트(200)에서는, 출력 단자에서 하프 드레인 전압(VDD/2)을 유지하는데 전력을 지속적으로 소모하게 되는 문제점이 발생한다. 반면 일 실시예에 따른 스태틱 게이트에서는, 하프 드레인 경로에서 전압의 분배 없이 하프 드레인을 출력 단자로 전달할 수 있다.
도 2b는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트의 소모 전력을 도시한다.
그래프(201)는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트의 전력 소모 비율을 나타낸다. 그래프(201)를 참조하면, 종래의 STI 게이트 소모 전력의 대략 75%가 정적 전력으로 소모된다. 그래프(202)는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트의 출력 전압 준위에 따른 정적 전력 소모 비율을 도시한다. 그래프(202)를 참조하면, 하프 드레인 전압을 출력 전압으로 유지하는데 사용되는 전력 소모의 양은 접지 전압을 출력 전압으로 유지하는데 사용되는 전력 소모의 양과 비교하여 1000배 이상의 차이를 갖는다. 이는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트에서, 전압 분배기가 하프 드레인 전압을 전달한 후 지속적으로 전력을 소모하는 것으로부터 기인한다.
도 3은 일 실시예에 따라 제안된 삼진 논리 게이트를 위한 스태틱 게이트(300)를 도시한다.
일 실시예에 따른 삼진 논리 게이트를 위한 스태틱 게이트(300)는 제1풀업 회로(311), 제1 풀다운 회로(312), 제2 풀업 회로(321), 제2 풀다운 회로(322), 제1 트랜지스터(M1), 제2 트랜지스터(M2)를 포함할 수 있다. 이하에서는, 제1 트랜지스터(M1)을 제1 패스 트랜지스터(M1)로 설명하고, 제2 트랜지스터(M2)를 제2 패스 트랜지스터(M2)로 설명한다. 일 실시예에 따른 삼진 논리 게이트를 위한 스태틱 게이트(300)는 단일 벽 탄소나노튜브 전계효과 트랜지스터(CNTFET)으로 구성될 수 있다.
일 실시예에 따른 스태틱 게이트(300)는 제1 풀업 회로(311)가 턴온되면 드레인 전압을 제1 패스 트랜지스터(M1)를 통해 출력할 수 있고, 제1 풀다운 회로(312)가 턴온되면 접지 전압을 제2 패스 트랜지스터(M2)를 통하여 출력하는 드레인-접지(VDD/GND) 경로를 가질 수 있다. 또한, 일 실시예에 따른 스태틱 게이트(300)는 제2 풀업 회로(321) 및 제2 풀다운 회로(322)가 둘 다 턴온되면 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)를 통해 하프 드레인(VDD/2) 전압을 출력하는 하프 드레인 경로를 포함할 수 있다. 제1 패스 트랜지스터(M1)는 제1 풀업 회로(311) 및 제2 풀다운 회로(322) 사이의 노드(N1)를 출력 단자(340)에 연결할 수 있고, 제2 패스 트랜지스터(M2)는 제2 풀업 회로(321) 및 제1 풀다운 회로(312) 사이의 노드(N2)를 출력 단자(340)에 연결할 수 있다.
구체적으로, 일 실시예에 따른 스태틱 게이트(300)에서 제1 풀업 회로(311)는 제2 풀다운 회로(322), 드레인 전압을 공급하는 드레인 전원, 및 제1 패스 트랜지스터(M1)를 연결할 수 있다. 제1 풀다운 회로(312)는 제2 풀업 회로(321), 접지 전압을 공급하는 접지, 및 제2 패스 트랜지스터(M2)를 연결할 수 있다. 제2 풀업 회로(321)는 제1 풀다운 회로(312), 드레인 전압을 공급하는 드레인 전원, 및 제2 패스 트랜지스터(M2)를 연결할 수 있다. 제2 풀다운 회로(322)는 제1 풀업 회로(311), 접지 전압을 공급하는 접지, 및 제1 패스 트랜지스터(M1)를 연결할 수 있다.
정리하면, 제1 풀업 회로(311)가 턴온되면 드레인 전원으로부터 드레인 전압(VDD)을 출력 단자(340)로 전달할 수 있고, 제1 풀다운 회로(312)가 턴온되면 접지로부터 접지 전압(GND)을 출력 단자(340)로 전달할 수 있다. 또한, 일 실시예에 따르면 제2풀업 회로(321), 제2 풀다운 회로(322), 제1 패스 트랜지스터(M1), 및 제2 패스 트랜지스터(M2)는 하프 드레인 전압(VDD/2)을 출력 단자(340)로 전달하는데 사용될 수 있다.
일 실시예에 따른 스태틱 게이트(300)에서, 제1 풀업 회로(311) 및 제2 풀업 회로(321)는 제1 패스 트랜지스터(M1)와 같은 도핑 타입의 트랜지스터를 포함할 수 있고, 제1 풀다운 회로(312) 및 제2 풀다운 회로(322)는 제2 패스 트랜지스터(M2)와 같은 도핑 타입의 트랜지스터를 포함할 수 있다. 또한, 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)는 서로 반대되는 도핑 타입을 가질 수 있다. 예를 들어, 그러나 한정되지 않게, 제1 풀업 회로(311), 제2 풀업 회로(321), 및 제1 패스 트랜지스터(M1)는 p타입 트랜지스터일 수 있으며, 제1 풀다운 회로(312), 제2 풀다운 회로(322), 및 제2 패스 트랜지스터(M2)는 n타입 트랜지스터일 수 있다.
일 실시예에 따른 스태틱 게이트(300)에서, 복수의 회로들(311, 312, 321, 322)은 서로 다른 문턱 전압(threshold voltage)를 가지는 두 종류의 트랜지스터로 구성될 수 있다. 일 실시예에 따른 스태틱 게이트(300)는 하프 드레인(VDD/2) 전압 미만인 제1 문턱 전압을 갖는 트랜지스터 및 하프 드레인 전압 이상인 제2 문턱 전압을 갖는 트랜지스터로 구성될 수 있다. 두 종류의 서로 다른 문턱 전압을 갖는 트랜지스터는, 하프 드레인 전압(VDD/2)이 입력 단자(330)에 인가되는 경우, 서로 다른 스위칭 동작을 위하여 사용될 수 있다. 하프 드레인 전압이 입력 단자(330)에 인가되는 경우, 제1 문턱 전압을 갖는 트랜지스터는 턴온 될 수 있고, 제2 문턱 전압을 갖는 트랜지스터는 턴오프 될 수 있다. 또한, 일 실시예에 따른 스태틱 게이트(300)의 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)는 제1 문턱 전압 및 제2 문턱 전압 사이의 제3 문턱 전압을 갖는 트랜지스터일 수 있다. 예를 들어, 제1 문턱 전압은 0.323V, 제2 문턱 전압은 0.687V, 제3 문턱 전압은 0.428V일 수 있으나, 이로 한정하지는 않는다.
일 실시예에 따른 스태틱 게이트(300)는 하프 드레인 전압(VDD/2)을 출력할 수 있다. 일 실시예에 따른 스태틱 게이트(300)의 제2 풀업 회로(321) 및 제2 풀다운 회로(322)가 둘 다 턴온되어 출력 단자(340)에서 하프 드레인을 출력하는 경우, 제1 패스 트랜지스터(M1) 및 제2 패스 트랜지스터(M2)는 둘다 턴오프 되어 하프 드레인 전압의 출력을 유지할 수 있다.
구체적으로, 일 실시예에 따른 스태틱 게이트(300)에서 출력 단자(340)의 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 제2 풀다운 회로(322)가 턴온되어 제1 노드(N1)의 전압이 드레인 전압에서 접지 전압으로 전이되고, 제1 노드(N1)과 연결된 제1 패스 트랜지스터(M1)는 출력 전압을 하프 드레인으로 유지시킬 수 있다. 이때, 제1 노드(N1)의 전압이 문턱 전압 이하가 되는 경우 제1 패스 트랜지스터(M1)가 오프될 수 있다.
또한, 일 실시예에 따른 스태틱 게이트(300)에서 출력 단자(340)의 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 제2 풀업 회로(321)가 턴온되어 제2 노드(N2)의 전압이 접지 전압에서 드레인 전압으로 전이되고, 제2 노드(N2)와 연결된 제2 패스 트랜지스터(M2)는 출력 전압을 하프 드레인 전압으로 유지시킬 수 있다. 이때, 제2 노드(N2)의 전압이 드레인 전압에서 문턱 전압을 감산한 전압 이상이 되는 경우 제2 패스 트랜지스터(M2)가 오프될 수 있다.
또한, 일 실시예에 따른 스태틱 게이트(300)에서 제1 패스 트랜지스터(M1)의 바디(body)는 드레인 전압을 공급하는 드레인 전원과 연결되고, 제2 패스 트랜지스터(M2)의 바디(body)는 접지 전압(GND)을 공급하는 접지와 연결될 수 있다. 아래에서 설명하겠으나, 일 실시예에 따른 스태틱 게이트에서는 바디 효과(body effect)를 이용하여 출력 전압을 하프 드레인으로 유지하는 정적 전력 소모를 크게 감소시킬 수 있다.
일 실시예에 따른 스태틱 게이트(300)에서는, 패스 트랜지스터들의 문턱 전압 강하로 인하여 온 커런트(on-current) 기반 출력 전압 전이가 가능하며, 바디 효과(body effect)로 인하여 오프 커런트(off-current) 기반 출력 전압 유지가 가능하다. 패스 트랜지스터를 이용하여 에너지 효율적인 삼진 논리 회로 설계가 가능하며, 이는 아래에서 구체적으로 설명한다.
이하에서는, 일 실시예에 따른 스태틱 삼진 논리 게이트 중 예시적으로 STI 게이트의 회로 동작을 설명한다.
도 4는 일 실시예에 따른 패스 트랜지스터 기반 STI(standard ternary inverter) 게이트의 회로 동작을 설명한다.
도 4에서는, 출력 단자(440)에서 드레인 전압(VDD)이 출력되는 경로와 출력 단자(440)에서 접지 전압(GND)이 출력되는 경로를 설명한다. 제1 풀업 회로는 제2 문턱 전압을 갖는 p타입 트랜지스터(M11)로 구성될 수 있고, 제1 풀다운 회로는 제2 문턱 전압을 갖는 n타입 트랜지스터(M12)로 구성될 수 있다. 또한, 제2 풀업 회로는 제1 문턱 전압을 가지는 p타입 트랜지스터(M21)로 구성될 수 있고, 제2 풀다운 회로는 제1 문턱 전압을 가지는 n타입 트랜지스터(M22)로 구성될 수 있다. 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트(400)에서, 제1 트랜지스터(M1)는 제3 문턱 전압을 가지는 p타입 트랜지스터 일 수 있고, 제2 트랜지스터(M2)는 제3 문턱 전압을 가지는 n타입 트랜지스터 일 수 있다.
먼저, 출력 단자(440)에서 드레인 전압(VDD)이 출력되는 경로를 설명한다. 출력 단자(440)에 드레인 전압을 출력하기 위하여, 입력 단자(430)에는 접지 전압(GND)이 인가된다. 입력 단자(430)에 접지 전압(GND)이 인가되는 경우, 트랜지스터(M11)는 턴온되어 드레인 전원이 제공하는 드레인 전압을 p타입 제1 패스 트랜지스터(M1)의 소스에 제공할 수 있다. 입력 단자(430)에 접지 전압(GND)이 인가되는 경우, 풀다운 회로인 트랜지스터(M12)와 트랜지스터(M22)는 턴오프 된다. p타입 제1 패스 트랜지스터(M1)는 게이트-소스 전압이 문턱 전압보다 커져 턴온 된다. 이에, 출력 단자(440)의 전압은 제1 패스 트랜지스터(M1)에 의하여 드레인 전압(VDD)에 이르게 된다. 경로(401)는 출력 단자(440)에 드레인 전압을 출력하는 주경로가 된다.
출력 단자(440)에서 드레인 전압을 출력하는 경우, 경로(402)가 출력 단자(440)에 드레인 전압을 제공하는 보조 경로가 된다. 주경로(401)에서 출력 단자(440)에 드레인 전압을 전달하기 때문에, n타입 제2 패스 트랜지스터(M2)는 턴온되어 출력 단자(440)에 드레인 전압을 반드시 전달할 필요는 없다. 일 실시예에 따른 스태틱 게이트의 출력 단자에서 드레인 전압을 출력하는 경우, n타입 제2 패스 트랜지스터(M2)의 동작을 결정하는 제2 풀업 회로는 턴온 되거나 턴오프 될 수 있다. 해당 경우에 제2 풀업 회로의 동작은 무관(don't care)이라 하며, 무관(don't care)을 이용하여 회로의 트랜지스터 수를 감소시킬 수 있다. 일 실시예에 따른 STI 게이트(400)에서는 입력 단자(430)에 접지 전압(GND)이 인가되는 경우, 트랜지스터(M21) 및 n타입 제2 패스 트랜지스터(M2)는 모두 턴온 된다. 해당 경로(402)는 출력 단자(440)에 드레인 전압을 제공하는 보조 경로가 된다.
다음으로, 출력 단자(440)에서 접지 전압(GND)이 출력되는 경로를 설명한다. 출력 단자(440)에 접지 전압을 출력하기 위하여, 입력 단자(430)에는 드레인 전압(VDD)이 인가된다. 입력 단자(430)에 드레인 전압(VDD)이 인가되는 경우, 트랜지스터(M12)는 턴온되어 접지가 제공하는 접지 전압을 n타입 제2 패스 트랜지스터(M2)의 소스에 제공할 수 있다. 입력 단자(430)에 드레인 전압(VDD)이 인가되는 경우, 풀업 회로인 트랜지스터(M11)와 트랜지스터(M21)는 턴오프 된다. n타입 제2 패스 트랜지스터(M2)는 게이트-소스 전압이 문턱 전압보다 커져 턴온 된다. 이에, 출력 단자(440)의 전압은 제2 패스 트랜지스터(M2)에 의하여 접지 전압(GND)에 이르게 된다. 경로(403)는 출력 단자(440)에 접지 전압을 출력하는 주경로가 된다.
출력 단자(440)에서 접지 전압을 출력하는 경우, 경로(404)가 출력 단자(440)에 접지 전압을 제공하는 보조 경로가 된다. 주경로(403)에서 출력 단자(440)에 접지 전압을 전달하기 때문에, p타입 제1 패스 트랜지스터(M1)는 턴온되어 출력 단자(440)에 접지 전압을 반드시 전달할 필요는 없다. 일 실시예에 따른 스태틱 게이트의 출력 단자에서 접지 전압을 출력하는 경우, p타입 제1 패스 트랜지스터(M1)의 동작을 결정하는 제2 풀다운 회로는 턴온 되거나 턴오프 될 수 있다. 해당 경우에 제2 풀다운 회로의 동작은 무관(don't care)이라 하며, 무관(don't care)을 이용하여 회로의 트랜지스터 수를 감소시킬 수 있다. 일 실시예에 따른 STI 게이트(400)에서는 입력 단자(430)에 드레인 전압(VDD)이 인가되는 경우, 트랜지스터(M22) 및 p타입 제1 패스 트랜지스터(M1)는 모두 턴온 된다. 해당 경로(404)는 출력 단자(440)에 접지 전압을 제공하는 보조 경로가 된다.
도 5a는 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트(500)의 회로 동작을 설명한다.
구체적으로, 도 5a는 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 출력 단자(540)에 하프 드레인 전압이 출력되는 과정을 설명한다. 출력 단자(540)의 출력 전압을 드레인 전압에서 하프 드레인 전압으로 감소시키기 위하여, 입력 단자(530)에 인가되는 전압은 접지 전압에서 하프 드레인 전압으로 증가한다. 입력 단자(530)에 인가되는 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 트랜지스터(M22)는 턴온되어 p타입 제1 패스 트랜지스터(M1)의 소스 전압은 드레인 전압에서 접지 전압으로 전이된다. 다시 말해, 트랜지스터(M22)가 턴온되어 제1 노드(N1)의 전압이 드레인 전압에서 접지 전압으로 전이된다. 제1 패스 트랜지스터(M1)는 턴온 상태를 유지하며, 낮은 지연으로 출력 단자(540)의 출력 전압을 드레인 전압(VDD)으로부터 하프 드레인 전압(VDD/2)으로 변화시킬 수 있다. 제1 패스 트랜지스터(M1)의 소스 전압이 문턱 전압 이하로 전이되는 경우, 제1 패스 트랜지스터(M1)는 턴오프된다. 이때, 제1 패스 트랜지스터(M1)는 문턱 전압 강하에 의하여, 출력 단자(540)의 출력 전압을 제1 트랜지스터가 갖는 제3 문턱 전압(예를 들어, 0.428V) 이하로 내릴 수 없다. 다시 말해, 노드(N1)의 전압이 제3 문턱 전압 이하로 내려가는 경우, p타입 제1 패스 트랜지스터(M1)는 턴오프되며, 문턱 전압 강하로 인하여 출력 단자(540)의 출력 전압을 하프 드레인(정확히는, 제3 문턱 전압) 이하로 내릴 수 없다. 또한, 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, n타입 제2 패스 트랜지스터(M2)는 턴오프 되어 있다. n타입 제2 패스 트랜지스터(M2)는 전압 강하에 의하여 출력 전압을 드레인 전압에서 제3 문턱 전압을 감산한 전압(VDD-Vtn=0.472V) 이상으로 올릴 수 없게 된다. 따라서, 출력 단자(540)의 전압은 하프 드레인 전압 근처에서 안정점을 갖게 된다.
출력 전압이 접지 전압(GND)에서 하프 드레인 전압(VDD/2)으로 증가하는 경우, 동일한 원리로 회로가 동작한다. 출력 단자(540)의 출력 전압을 접지 전압에서 하프 드레인 전압으로 증가시키기 위하여, 입력 단자(530)에 인가되는 전압은 드레인 전압에서 하프 드레인 전압으로 감소한다. 입력 단자(530)에 인가되는 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 트랜지스터(M21)는 턴온되어 n타입 제2 패스 트랜지스터(M2)의 소스 전압은 접지 전압에서 드레인 전압으로 전이된다. 다시 말해, 트랜지스터(M21)가 턴온되어 제2 노드(N2)의 전압이 접지 전압에서 드레인 전압으로 전이된다. 제2 패스 트랜지스터(M2)는 턴온 상태를 유지하며, 낮은 지연으로 출력 단자(540)의 출력 전압을 접지 전압(GND)으로부터 하프 드레인 전압(VDD/2)으로 변화시킬 수 있다. 제2 패스 트랜지스터(M2)의 소스 전압이 드레인 전압에서 제3 문턱 전압을 감산한 전압(VDD-Vtn=0.472V)을 초과하여 전이되는 경우, 제2 패스 트랜지스터(M2)는 턴오프된다. 이때, 제2 패스 트랜지스터(M2)는 문턱 전압 강하에 의하여, 출력 단자(540)의 출력 전압을 제2 트랜지스터가 갖는 드레인 전압에서 제3 문턱 전압을 감산한 전압(VDD-Vtn=0.472V)을 초과하여 올릴 수 없다. 다시 말해, 노드(N2)의 전압이 드레인 전압에서 제3 문턱 전압을 감산한 전압(VDD-Vtn=0.472V)을 초과하여 증가하는 경우, n타입 제2 패스 트랜지스터(M2)는 턴오프되며, 문턱 전압 강하로 인하여 출력 단자(540)의 출력 전압을 하프 드레인(정확히는, 드레인 전압에서 제3 문턱 전압을 감산한 전압) 이상으로 올릴 수 없다. 또한, 출력 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, p타입 제1 패스 트랜지스터(M1)는 턴오프 되어 있다. p타입 제1 패스 트랜지스터(M1)는 전압 강하에 의하여 출력 전압을 제3 문턱 전압 이하로 내릴 수 없게 된다. 따라서, 출력 단자(540)의 전압은 하프 드레인 전압 근처에서 안정점을 갖게 된다.
도 5b는 일 실시예에 따른 STI 게이트에서 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우 각 노드에서의 전압 변화를 도시한다.
그래프(531)은 입력 단자(530)에서의 전압을 나타낸다. 입력 단자(530)에 인가되는 전압은 접지 전압으로부터 하프 드레인 전압으로 증가한다. 그래프(521)는 제2 노드(N2)의 전압을 나타내며, 제2 노드(N2)의 전압은 드레인 전압을 유지한다. 그래프(511)는 제1 노드(N1)의 전압을 나타낸다. 입력 단자(530)에 인가되는 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 트랜지스터(M22)는 턴온되어 제1 노드(N1)의 전압은 드레인 전압에서 접지 전압으로 전이된다. 그래프(541)은 출력 단자(540)에서의 전압을 나타낸다. 출력 단자(540)의 출력 전압은 제1 패스 트랜지스터(M1)가 턴온되어 드레인 전압으로부터 하프 드레인 전압으로 감소한다. 그래프(541)의 0.5ns 시간에서 출력 전압의 변화를 참조하면, 노드(N1)의 전압이 제3 문턱 전압 이하로 내려가는 경우 제1 패스 트랜지스터(M1)는 턴오프되고, 문턱 전압 강하로 인하여 출력 단자(540)의 출력 전압을 하프 드레인(정확히는, 제3 문턱 전압) 이하로 내릴 수 없게 되어 출력 전압이 하프 드레인 전압까지 상승한다. 출력 단자(540)의 출력 전압이 드레인 전압에서 제3 문턱 전압을 감산한 전압(VDD-Vtn=0.472V) 이상으로 증가하는 경우, n 타입 제2 패스 트랜지스터(M2)가 턴오프되어, 문턱 전압 강하로 인하여 출력 단자(540)의 출력 전압이 감소하게 된다. 출력 단자(540)의 전압은 하프 드레인 전압 근처에서 안정점을 갖게 된다.
도 6은 STI 게이트에서 외부 전원으로 인한 출력 전압 변화에 따른 전류의 변화를 도시한다.
도 6에서는 출력 전압 노이즈로 인한 전압 변화 과정에서, 일 실시예에 따른 STI 게이트가 출력 전압의 준위를 하프 드레인 전압으로 유지하는 과정을 설명한다. 제1 STI 게이트(601)는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트를 나타낸다. 그래프(611)는 제1 STI 게이트(601)에서 외부 전원(611)으로 인한 출력 전압 변화에 따른 전류의 변화를 도시한다. 제2 STI 게이트(602)는 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트를 나타낸다. 그래프(612)는 제2 STI 게이트(602)에서 외부 전원(612)로 인한 출력 전압 변화에 따른 전류의 변화를 도시한다.
일 실시예에 따른 STI 게이트에서의 전류 변화 그래프(612)를 참조하면, 풀다운 전류(i0)는 제1 패스 트랜지스터(M1)에 흐르는 전류를 나타낼 수 있고, 풀업 전류(i1)는 제2 패스 트랜지스터(M2)에 흐르는 전류를 나타낼 수 있다. 그래프(612)를 참조하면, 외부 전원(612)에 의하여 출력 단자의 전압이 감소하는 경우에 응답하여, 제1 패스 트랜지스터에 흐르는 풀다운 전류는 감소할 수 있고, 제2 패스 트랜지스터에 흐르는 풀업 전류는 증가할 수 있다. 또한, 외부 전원(612)에 의하여 출력 단자의 전압이 증가하는 경우에 응답하여, 제1 패스 트랜지스터에 흐르는 풀다운 전류는 증가할 수 있고, 제2 패스 트랜지스터에 흐르는 풀업 전류는 감소할 수 있다. 정리하면, 패스 트랜지스터 기반 일 실시예에 따른 STI 게이트는, 외부 전원으로 인한 출력 전압 변화에 대하여 음성 피드백(negative feedback)을 갖는다. 더 나아가, 출력 전압에 변화가 없는 경우 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트(602)는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트(601)와 비교하여 더 낮은 정적 전류를 갖는다. 예를 들어, 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트(602)는 1nA 근처의 정적 전류를 갖는 반면, 종래의 다이오드 연결 트랜지스터 기반 STI 게이트(601)는 300nA 근처의 정적 전류를 갖는다.
도 7은 일 실시예에 따른 바디 효과(body effect)를 갖는 STI 게이트를 도시한다.
바디 효과(body effect)란 트랜지스터에서 소스와 바디 사이의 전압 차이(Vsb) 인한 문턱 전압(threshold voltage)의 변화를 의미한다. 소스와 바디 사이의 전압 차이가 증가함에 따라 드레인-소스 전류(Ids)가 감소하여 논리 게이트의 전달 지연은 증가한다. 특히, CNTFET은 CMOS와 비교하여 바디 효과로 인하여 드레인-소스 전류가 크게 감소된다. 그러므로 이진 논리 게이트의 기존 설계에서는 트랜지스터의 바디와 소스를 연결하여 바디 효과를 제거한다. 그러나, 일 실시예에 따른 스태틱 게이트에서는 바디 효과(body effect)를 이용하여 출력 전압을 하프 드레인으로 유지하는 정적 전력 소모를 크게 감소시킬 수 있다.
STI 게이트(701)는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트이다. STI 게이트(702)는 바디 효과(body effect)를 이용하지 않는 패스 트랜지스터 기반 STI 게이트이다. STI 게이트(703)는 일 실시예에 따른 바디 효과(body effect)를 이용하는 패스 트랜지스터 기반 STI 게이트이다.
STI 게이트(702)에서, 제1 패스 트랜지스터(M1')의 바디와 소스는 서로 연결되고, 제2 패스 트랜지스터(M2')의 바디와 소스는 서로 연결된다. 따라서, STI 게이트(702)에서는 바디 효과가 발생하지 않는다.
반면, 일 실시예에 따른 게이트(703)에서, 제1 패스 트랜지스터(M1'')의 바디는 드레인 전원과 연결되며, 제2 패스 트랜지스터(M2'')의 바디는 접지 전원과 연결된다. 제1 패스 트랜지스터(M1'') 및 제2 패스 트랜지스터(M2'')가 턴온되는 경우, 바디 효과는 나타나지 않는다. 그러나, 제1 패스 트랜지스터(M1'') 및 제2 패스 트랜지스터(M2'')가 턴오프 되는 경우, 소스와 바디 사이의 전압 차이는 드레인 전압이 되어 바디 효과(body effect)로 인하여 전류 준위가 감소한다. 일 실시예에 따른 STI 게이트(703)에서는 출력 전압을 하프 드레인으로 유지하는 경우에만 바디 효과가 발생하게 된다. 바디 효과로 인하여 정적 전류가 감소하며 정적 전력 소모가 크게 감소한다. 일 실시예에 따른 STI 게이트는 선택적인 바디 효과를 이용하여 삼진 논리 게이트의 성능 저하를 최소화하며 정적 전력 소모를 개선할 수 있다. 정리하면, 일 실시예에 따른 게이트(703)에서는, 하프 드레인 경로의 온 커런트(on-current)를 이용하여 출력 전압의 준위를 하프 드레인으로 변화시키며, 패스 트랜지스터(M1'', M2'')의 낮은 정적 전류를 이용하여 하프 드레인의 전압 준위를 유지할 수 있다.
도 8은 STI 게이트에서 입력 전압에 따른 출력 전압 및 소모 전력에 대한 그래프를 도시한다.
그래프(801)은 종래의 다이오드 연결 트랜지스터 기반 STI 게이트의 입력 전압에 따른 출력 전압 및 소모 전력에 대한 그래프를 나타낸다. 그래프(802)는 바디 효과를 이용하지 않는 패스 트랜지스터 기반 STI 게이트의 입력 전압에 따른 출력 전압 및 소모 전력에 대한 그래프를 나타낸다. 그래프(803)은 일 실시예에 따른 바디 효과를 이용하는 패스 트랜지스터 기반 STI 게이트의 입력 전압에 따른 출력 전압 및 소모 전력에 대한 그래프를 나타낸다.
전압 전달 특성에서, 출력 전압이 하프 드레인 전압(예를 들어, 0.45V)인 입력 전압의 범위는 다이오드 연결 트랜지스터 기반 STI 게이트 보다 패스 트랜지스터 기반 STI 게이트에서 증가한다. 또한 출력 전압이 하프 드레인 전압인 경우, 바디 효과가 있는 패스 트랜지스터 기반 STI 게이트는 소모 전력 면에서 다이오드 연결 트랜지스터 기반 STI 게이트에 비하여 크게 감소된다. 입력 단자에 인가되는 전압이 하프 드레인(예를 들어, 0.45V)인 경우에 있어서, 그래프(801)을 참조하면 다이오드 연결 트랜지스터 기반 STI 게이트의 정적 전력 소모는 265.38nW로 나타나며, 그래프(802)를 참조하면 바디 효과가 없는 패스 트랜지스터 기반 STI 게이트의 정적 전력 소모는 107.75nW로 나타나고, 그래프(803)를 참조하면 바디 효과가 있는 패스 트랜지스터 기반 STI 게이트의 정적 전력 소모는 0.98nW로 나타난다. 이 결과는 제안된 구조에서 바디 효과의 중요성을 보여준다.
도 9는 STI 게이트에서 동작 주파수(Operating frequency)에 따른 평균 전력 소모를 도시한다.
그래프(901)는 종래의 다이오드 연결 트랜지스터 기반 STI 게이트에서 동작 주파수에 따른 평균 전력 소모를 나타낸다. 그래프(902)는 일 실시예에 따른 패스 트랜지스터 기반 STI 게이트에서 동작 주파수에 따른 평균 전력 소모를 나타낸다. 패스 트랜지스터 기반 STI 게이트는 다이오드 연결 트랜지스터 기반 STI 게이트의 전력 소모와 비교하여, 동적 전력(dynamic power) 소모는 평균적으로 3.16% 감소하며, 정적 전력(static power) 소모는 95.30% 감소하고, 전체 전력 소모는 68.89% 감소된다. 전체 전력 소모에서 정적 전력 소모가 차지하는 비율은 다이오드 연결 트랜지스터 기반 STI 게이트에서 71.47%로 나타나며, 패스 트랜지스터 기반 STI에서는 비율이 11.79%로 감소되어 나타난다.
도 10은 STI 게이트 별로 서로 다른 동작 조건에서의 에너지 효율을 도시한다.
에너지 효율은 PDP(Power-Delay Product)로 나타내며, 평균 소모 전력(average power)에 최대 전달 지연(worst delay)를 곱한 값을 의미한다. 그래프(1001)은 이중 전원에 기반한 STI 게이트(DV-STI)의 서로 다른 동작 조건에서의 에너지 효율 변화를 나타낸다. 그래프(1002)는 다이오드 연결 트랜지스터 기반 STI 게이트의 서로 다른 동작 조건에서의 에너지 효율 변화를 나타낸다. 그래프(1003)은 바디 효과가 없는 패스 트랜지스터 기반 STI 게이트의 에너지 효율 변화를 나타낸다. 그래프(1004)는 바디 효과가 있는 패스 트랜지스터 기반 STI 게이트의 에너지 효율 변화를 나타낸다. 바디 효과가 있는 패스 트랜지스터 기반 STI 게이트는 다른 STI 게이트와 비교하여 높은 전압과 온도와 보다 낮은 주파수에서 에너지 효율이 높다.
도 11은 종래의 스태틱 게이트와 일 실시예에 따른 스태틱 게이트 사이의 정적 전력 소모에 대한 그래프를 도시한다.
도 11은 다양한 논리 삼진 게이트들에 대한 기존 다이오드 연결 트랜지스터 구조 기반 스태틱 게이트 대비 제안된 패스 트랜지스터 구조 기반 스태틱 게이트의 정적 전력 소모 개선을 나타낸다. 그래프(1101)은 종래의 다이오드 연결 트랜지스터 기반 스태틱 게이트의 정적 전력 소모를 나타낸다. 그래프(1102)는 일 실시예에 따른 패스 트랜지스터 기반 스태틱 게이트의 정적 전력 소모를 나타낸다. 출력 전압이 하프 드레인 전압(예를 들어, 0.45V)인 경우, 다이오드 연결 트랜지스터 기반 스태틱 게이트에 비해 패스 트랜지스터 기반 스태틱 게이트의 정적 전력 소모가 98.66% 감소된다. 또한, BUF, NMIN, NMAX의 정적 소모 전력은 패스 트랜지스터 기반 스태틱 게이트에서 각각 94.11%, 97.70%, 93.95% 감소된다.
하기 표 4는 0.25GHz에서 평균 소모 전력, 최대 전달 지연, PDP 면에서 다양한 STI와 NMIN의 비교를 나타낸다.
| Condition | Transistor Count | Average Power(nW) | Worst Delay(ns) | Power-Delay Product(aJ) |
| DV-STI | 5 | 69.51 | 0.076 | 5.248 |
| DV-STI | 6 | 103.6 | 0.043 | 4.465 |
| PT-STI w/o BE | 6 | 50.86 | 0.053 | 2.680 |
| Proposed STI | 6 | 16.41 | 0.058 | 0.950 |
| DV-NMIN | 10 | 44.62 | 0.140 | 6.247 |
| DT-NMIN | 10 | 102.6 | 0.053 | 5.479 |
| PT-NMIN w/o BE | 10 | 51.68 | 0.076 | 3.907 |
| Proposed NMIN | 10 | 17.29 | 0.087 | 1.504 |
일 실시예에 따른 패스 트랜지스터 기반 STI 게이트의 PDP는 이중 전원 기반 STI 게이트(DV-STI), 다이오드 연결 트랜지스터 기반 STI 게이트(DT-STI), 바디 효과가 없는 패스 트랜지스터 기반 STI 게이트(PT-STI w/o BE)에 비하여 각각 81.90%, 78.72%, 64.55% 감소된다. 일 실시예에 따른 패스 트랜지스터 기반 NMIN 게이트의 PDP는 이중 전원 기반 NMIN 게이트(DV-NMIN), 다이오드 연결 트랜지스터 기반 NMIN 게이트(DT-NMIN), 바디 효과가 없는 패스 트랜지스터 기반 STI 게이트(PT-NMIN w/o BE)에 비하여 각각 75.92%, 72.54%, 61.50% 감소되어 나타난다.
삼진 논리 합성 방법론
도 12는 일 실시예에 따른 삼진 논리 합성의 과정을 도시한 흐름도이다. 일 실시예에 따른 삼진 논리 합성 방법은 풀업/풀다운 테이블 생성 단계(1201), 변조된 퀸 맥클러스키 알고리즘 적용 단계(1202), SOP 최적화 단계(1203) 및 트랜지스터 맵핑 단계(1204)를 포함할 수 있다.
일 실시예에 따른 삼진 논리 합성의 과정은 먼저 삼진 함수를 나타내는 진리표를 이용하여 드레인-접지 경로의 풀업 테이블과 풀다운 테이블, 하프 드레인(VDD/2) 경로의 풀업 테이블과 풀다운 테이블을 생성(1201)한다. 각 풀업/풀다운 테이블은 해당하는 네트워크의 스위칭 동작을 나타낼 수 있다. 하프 드레인 경로의 풀업/풀다운 테이블에서 무관 항(don't care term)이 나타나고, 드레인-접지 경로의 풀업/풀다운 테이블과는 다르게 처리되어야 한다. 모든 무관 항들에 턴온 또는 턴오프를 삽입하여 모든 가능한 하프 드레인 경로의 풀업/풀다운 테이블을 생성한다.
다음으로 드레인-접지 경로와 하프 드레인 경로의 모든 풀업/풀다운 테이블들에 변조된 퀸 맥클러스키(Quine-McCluskey) 알고리즘을 적용(1202)한다. 변조된 퀸 맥클러스키 알고리즘에서는 풀업/풀다운 테이블의 모든 턴온 상태를 갖는 부분들이 최소 정준 표현(minterm canonical expression)으로 변환된다. 변환된 최소항은 반복적인 병합 과정을 통해서 줄어들게 되고, 하나 이상의 곱의 합(Sum Of Products, SOP)을 생성한다.
다음으로, SOP 최적화 단계(1203)를 통해 삼진 논리 회로가 최적화될 수 있는 SOP를 선택한다. 마지막으로 선택된 SOP를 이용하여 적절한 트랜지스터를 맵핑(Mapping)(1204)할 수 있다. 아래에서는 각 단계를 구체적으로 설명한다.
도 13은 일 실시예에 따른 균형 삼진 반가산기의 SUM 게이트 설계를 위한 논리 합성 과정의 개략도를 나타낸다.
도 13을 참조하면, 균형 삼진 반가산기를 나타내는 진리표를 이용하여 풀업 테이블과 풀다운 테이블을 생성하고, 변조된 퀸 맥클러스키 알고리즘을 적용하며, 최적화되는 SOP를 선택하고, 적절한 트랜지스터를 맵핑하는 과정이 개략적으로 나타난다.
풀업/풀다운 테이블 생성 단계는 삼진 논리의 삼진 진리표로부터 풀업/풀다운 테이블을 생성하는 단계이다. 삼진 논리 게이트는 네 개의 네트워크를 가지고 있고, 각 네트워크는 서로 다른 스위칭 동작을 한다. 따라서, 풀업 또는 풀다운 테이블이 각 네트워크마다 필요하다. 각 테이블은 입력 단과 출력 단으로 구성된다. 입력 단은 모든 가능한 변수(Variable)의 조합으로 구성되고, 상술한 진리표의 입력 단과 동일하다. 변수의 수가 n개이면, 3n의 입력 조합이 생성된다. 출력 단은 턴온(ON) 또는 턴오프(OFF)로 구성되고, 각각은 해당 입력 조합에 대한 네트워크의 턴온/턴오프 스위치 동작을 나타낸다.
예를 들어, 특정 입력 조합에 대해 네트워크에 전류가 흐르면 해당 네트워크는 스위치 턴온이 되고, 출력이 턴온이 된다. 구체적으로 입력 변수 A가 논리 -1이고, B가 논리 1인 경우, 드레인-접지 경로의 풀업 테이블의 출력이 턴온이면, 해당 입력 조합에 대해 드레인-접지 경로의 풀업 네트워크에 전류가 흐르는 것이다.
진리표로부터 만들 수 있는 풀업/풀다운 네트워크의 스위치 동작에 따라서, 네 개의 풀업/풀다운 테이블을 얻을 수 있다.
일 실시예에 따라 드레인-접지 경로의 풀업 테이블에 대해서, 진리표의 출력이 논리 1이면, 풀업 테이블의 출력이 온이되고, 나머지 경우에 대해서는 풀업 테이블의 출력이 오프가 된다.
다른 일 실시예에서 드레인-접지 경로의 풀다운 테이블에 대해서, 진리표의 출력이 논리 -1이면, 풀다운 테이블의 출력이 턴온이되고, 나머지 경우에 대해서는 출력이 턴오프가 된다.
또 다른 일 실시예에서 하프 드레인 경로의 풀업 테이블에 대해서는, 진리표의 출력이 논리 0이면 풀업 데이플의 출력이 턴온 되고, 진리표의 출력이 논리 1이면 풀업 데이블의 출력이 무관 항(Don't care term)이 되고, 상기 부분은 해당 입력 조합이 네트워크의 스위치 동작에 영향을 주지 않는 것을 의미한다. 나머지 경우인 진리표의 출력이 논리 -1인 경우에 대해서는 풀업 테이블의 출력이 턴오프가 된다.
마지막으로 하프 드레인 경로의 풀다운 테이블에 대해서는, 진리표의 출력이 논리 1일 때 무관항, 진리표의 출력이 논리 0일대 턴온, 그리고 진리표의 출력이 논리 1일 때 턴오프가 된다.
하기 표 5는 2-입력 삼진 합 게이트(SUM Gate)에 대해 주어진 진리표로부터 생성되는 풀업/풀다운 테이블을 도시한다.
| A | B | Y | VDD/Gnd | VDD/Gnd | Half-VDD | Half-VDD |
| Up | Down | Up | Down | |||
| - | - | + | ON | OFF | X | OFF |
| - | 0 | - | OFF | ON | OFF | X |
| - | + | 0 | OFF | OFF | ON | ON |
| 0 | - | - | OFF | ON | OFF | X |
| 0 | 0 | 0 | OFF | OFF | ON | ON |
| 0 | + | + | ON | OFF | X | OFF |
| + | - | 0 | OFF | OFF | ON | ON |
| + | 0 | + | ON | OFF | X | OFF |
| + | + | - | OFF | ON | OFF | X |
생성된 풀업/풀다운 테이블을 이용하여, 삼진 논리 회로를 최소의 트랜지스터를 가지고 디자인하기 위한 최소화를 수행할 수 있다. 다만, 최소화 전에 하프 드레인 경로의 풀업/풀다운 테이블에 존재하는 무관 항들(X로 표시된 부분)을 처리해야한다. 각 무관 항들은 온 또는 오프로 대체될 수 있다.
임의의 진리표에 대하여 최적으로 회로를 합성하기 위해서는 무관 항들이 온 또는 오프로 치환되는 모든 조합이 고려되어야 한다. 그에 따라 하프 드레인 경로의 풀업/풀다운 테이블에 대해 온 또는 오프로만 구성된 모든 가능한 풀업/풀다운 테이블을 생성한다. 상기 풀업/풀다운 테이블들은 모두 제안되는 최소화 알고리즘을 통해 최적화하고, 최소의 트랜지스터를 갖는 하나의 무관 항에 대한 (온 또는 오프) 조합을 선택할 수 있다. 아래의 표 6은 2 입력 삼진 합 게이트에 대해 최소의 트랜지스터 수를 갖도록 무관 항들을 처리한 풀업/풀다운 테이블을 도시한다.
| A | B | Y | VDD/Gnd | VDD/Gnd | Half-VDD | Half-VDD |
| Up | Down | Up | Down | |||
| - | - | + | ON | OFF | OFF | OFF |
| - | 0 | - | OFF | ON | OFF | ON |
| - | + | 0 | OFF | OFF | ON | ON |
| 0 | - | - | OFF | ON | OFF | ON |
| 0 | 0 | 0 | OFF | OFF | ON | ON |
| 0 | + | + | ON | OFF | ON | OFF |
| + | - | 0 | OFF | OFF | ON | ON |
| + | 0 | + | ON | OFF | ON | OFF |
| + | + | - | OFF | ON | OFF | OFF |
다음으로 퀸 맥클러스키 적용 단계에서는 예시적으로 그러나 한정되지 않게 변조된 퀸 맥클러스키 알고리즘을 이용하여 최소화를 수행할 수 있다.
변조된 퀸 맥클러스키 알고리즘의 목표는 주어진 최소 정준 표현을 최소의 트랜지스터를 가지는 곱의 합(SOP) 표현으로 변환하는 것이다. 임플리칸트(Implicant, Impi)를 적어도 하나 이상의 최소항을 커버하는 곱 항으로 정의하고, 주항(Prime Implicant, PrImpi)를 다른 임플리칸트와 더 이상 합쳐질 수 없는 곱 항으로 정의한다.
변조된 퀸 맥클러스키 알고리즘은 크게 두 개의 단계로 나눌 수 있으며, 구체적으로 각 단계를 설명한다.
첫 단계에서는 반복적으로 임플리칸트들을 합침으로써 모든 주항을 찾는 단계이다. 생성된 풀업/풀다운 테이블로부터 최소항을 추출한다. 추출된 최소항들은 풀업/풀다운 테이블에서 출력이 온인 부분에 해당하는 입력 조합이다. 상기 최소항들은 임플리칸트의 초기값으로 설정된다. 임플리칸트가 생성되면 각 임플리칸트들은 트릿(Trit) 표현으로 나타냈을 때 0의 개수와 +의 개수에 따라 그룹 집단으로 분류될 수 있다. 예를 들어 주항 A0B+ 는 하나의 0과 하나의 +를 가지므로 그룹 [1, 1]에 배정될 수 있다. 그룹화가 진행된 이후에는, 각 임플리칸트가 다른 인접한 임플리칸트와 합쳐질 수 있는지를 확인한다. 만약 특정 임플리칸트의 그룹이 [x, y]이면, 상기 그룹에 인접한 그룹은 [x-1, y], [x+1, y], [x, y-1], [x, y+1], [x-1, y+1], 그리고 [x+1, y-1] 그룹이 된다. 인접한 그룹을 갖는, 하나의 트릿만 차이가 있는 서로 다른 두 임플리칸트가 합쳐질 수 있다. 모든 합쳐진 임플리칸트들은 Impmrg에 저장된다. 반복 병합 과정 이후에, 더 이상 합쳐질 수 없는 임플리칸트들은 PrImp에 저장되며, 반복은 더 이상 합쳐질 수 있는 임플리칸트가 없을 때까지 진행된다.
두 번째 단계에서는, SOP들을 적절한 주항들의 합을 이용하여 획득한다. 첫 번째 단계에서 얻은 주항들로 주항 차트(PI Chart)를 구성한다. 주항 차트의 열들은 최소항의 십진수로 나타나고, 행은 생성된 주항들로 구성된다. 상기 주항은 적어도 하나 이상의 최소항을 포함하는 축소된 곱 항(product term)이다. 상기 주항 차트에서 주항들과 그들이 커버하는 최소항의 교차점에 별표가 놓여 진다. 만약 한 열에 하나의 별표가 있으면, 그 최소항은 오직 하나의 주항에 의해서만 커버될 수 있는 것이다. 이 경우의 주항은 주어진 삼진 함수에 필수적인 것이다. 모든 필수 주항(Essential Prime Implicant)을 얻은 이후에, 나머지 커버되지 않은 최소항들을 모두 커버할 수 있는 비필수 주항(Nonessential Prime Implicant)들의 조합을 찾는다. 마지막으로, 필수 주항 들과 필요한 비필수 주항들을 합함으로써 SOP를 얻을 수 있다.
표 7 내지 표 10에서는, 2-입력 삼진 합 게이트에 대해 변조된 퀸 맥클러스키 알고리즘으로 최소화하는 과정을 나타낸다.
| Implicant | Group |
| A-B- | [0, 0] |
| A0B+ | [1, 1] |
| A+B0 | [1, 1] |
 U0/2= A-B- + A0B+ + A+B0 |
|
| Implicant | Group |
| A-B0 | [0, 0] |
| A0B- | [1, 1] |
| A+B+ | [1, 1] |
 D0/2 = A-B0 + A0B- + A+B+ |
|
| Implicant | Group |
| A-B- | [0,1] |
| A0B0 | [2,0] |
| A0B+ | [1,1] |
| A+B- | [0,1] |
| A+B0 | [1,1] |
| (A-+A0)B+ | [0,1] |
| A0(B0+B+) | [2,1] |
| A+(B-+B0) | [1,1] |
 U1 = (A-+A0)B+ + A0(B0+B+) + A+(B-+B0) |
|
| Implicant | Group |
| A-B0 | [1,0] |
| A-B+ | [0,1] |
| A0B- | [1,0] |
| A0B0 | [2,0] |
| A+B- | [0,1] |
| A-(B0+B+) | [1,0] |
| (A-+A0)B0 | [1,0] |
| (A0+A+)B- | [1,1] |
 D1 = A-(B0+B+) + (A-+A0)B0 + (A0+A+)B- |
|
표 6의 풀업/풀다운 테이블이 알고리즘의 입력으로 들어갈 때, 최소화 과정을 진행한 후에, 드레인-접지 경로의 풀업/풀다운 네트워크에 대한 SOP는 A-B-+ A0B++A+B0와 A-B0+A0B-+A+B+이고, 하프 드레인 경로의 풀업/풀다운 네트워크에 대한 SOP는 (A-+A0)B++A0(B0+B+)+A+(B-+B0)와 A-(B0+B+)+(A-+A0)B0+(A0+A+)B-이다.
SOP 최적화 단계는 변조된 퀸 맥클러스키 알고리즘으로 최소화 SOP가 복수개 생성된 경우에 가장 최적의 SOP를 선택하는 단계이다. 상기 SOP 최적화 단계에서는 두 가지 요인을 고려하여 최적의 SOP를 결정한다.
첫째로 네트워크가 가장 적은 트랜지스터 수를 갖도록 하고, 둘째로 네트워크의 전송 딜레이가 최소가 되도록 한다. 논리 게이트는 비대칭성 벡터(8,0)을 가지는 CNTFET의 수를 최소화함으로써 전송 딜레이가 줄어들도록 구성될 수 있다.
구체적으로, 특정 SOP를 최적의 SOP(OSOP)라고 가정한다. 그리고 최적의 SOP가 맞는지 여부를 확인하기 위해 상기 특정 SOP를 제외한 나머지 모든 SOP들을 OSOP와 비교한다. 모든 SOP들에 대해서 각 SOP에 따라 네트워크를 구성하는 데 필요한 트랜지스터의 수를 계산한다.
각 SOP마다 계산되는 트랜지스터의 수와 OSOP의 트랜지스터 수를 비교한다. 비교 결과에 따라 더 적은 수의 트랜지스터가 필요한 SOP가 OSOP가 된다. 만약 현재의 OSOP의 트랜지스터 수가, 비교하는 SOP의 필요 트랜지스터 수보다 더 적은 경우 현재의 OSOP는 그대로 OSOP로 유지된다. 더 적은 트랜지스터가 필요한 SOP를 OSOP로 선택함으로써, 회로의 전력 소모와 필요 면적이 줄어들고, 속도를 최대화할 수 있다.
다음으로 필요 트랜지스터의 수가 같은 경우, 비대칭성 벡터 (8, 0)을 갖는 CNTFET의 수를 줄임으로써, 회로의 전송 딜레이를 감소시킬 수 있다. 네트워크를 구성하는 경우에 (8, 0)과 (17, 0)의 비대칭성 벡터를 갖는 두 종류의 CNTFET이 사용될 수 있다. (13, 0)의 비대칭성 벡터를 갖는 CNTFET은 제1 패스 트랜지스터 및 제2 패스 트랜지스터를 구성하는데 사용될 수 있다.
비대칭성 벡터는 CNTFET의 문턱 전압과 반비례한다. 따라서 (8, 0)의 비대칭성 벡터를 갖는 CNTFET의 문턱 전압이 (17, 0)의 비대칭성 벡터를 갖는 CNTFET의 문턱 전압보다 더 크다. 따라서, (8, 0)의 비대칭성 벡터를 갖는 CNTFET의 드레인 전류가 더 적게 흐른다.
결과적으로 논리 게이트의 전송 딜레이는 드레인 전류가 감소함에 따라서 증가하므로, 네트워크를 같은 수의 트랜지스터로 구성하는 경우에 (8, 0)의 비대칭성 벡터를 갖는 CNTFET의 수를 줄임으로써 전송 딜레이를 줄일 수 있다.
트랜지스터 맵핑 단계는 SOP 최적화 단계 이후에, 스태틱 게이트 디자인과 함께 적절한 디바이스들을 연결함으로써 네트워크를 구성하는 단계이다.
SOP의 각 곱 항에 대하여, 특정 트랜지스터의 드레인 노드와 다음 트랜지스터의 소스 노드를 연결하여 두 트랜지스터를 직렬로 연결한다. 유사하게, SOP는 생성된 곱 모델을 병렬로 연결하여 구성할 수 있다. 풀업 네트워크에서는, 곱 모델들의 가장 위 트랜지스터의 소스 노드들을 연결하고, 가장 아래 트랜지스터들의 드레인 노드를 연결함으로써 병렬로 연결할 수 있다.
마지막으로, 논리 게이트는 도 3에서 보이듯 각 네트워크의 노드들을 적절히 연결시켜 합성할 수 있다. 일실시예에 따른 삼진 논리 합성 방법에 따라 삼진 논리 회로를 최소 트랜지스터로 합성하고, 논리 게이트l 전송 딜레이를 감소시킬 수 있다. 일실시예에 따른 삼진 논리 합성 방법은 예시적으로 균형 삼진 논리로 설명하였으나, 불균형 삼진 논리에도 동일한 방식으로 적용이 가능하다.
합성된 삼진 논리 회로의 성능
도 14는 삼진 산술 논리 회로들의 게이트 설계도를 도시한다.
설계도(1401)는 불균형 삼진 전가산기 및 균형 삼진 전가산기의 게이트의 설계도를 나타내며, 설계도(1402)는 불균형 삼진 곱셈기의 게이트 설계도를 도시한다. 균형 삼진 곱셈기는 단일 출력을 가져 단일 논리 게이트로 설계된다. 도 14에 도시된 삼진 산술 논리 회로들의 게이트 설계도를 기반으로 트랜지스터를 맵핑하여 삼진 전가산기 및 삼진 곱셈기를 생성할 수 있다.
도 15는 균형 삼진 논리에서 일 실시예에 따른 패스 트랜지스터 기반 스태틱 게이트의 예시들을 도시한다.
게이트(1501)는 일 실시예에 따른 패스 트랜지스터 기반 SUM 게이트를 나타내며, 게이트(1502)는 일 실시예에 따른 패스 트랜지스터 기반 NCONS 게이트를 나타내고, 게이트(1503)은 일 실시예에 따른 패스 트랜지스터 기반 NANY 게이트를 나타낼 수 있다. 도 14의 설계도(1401)을 참조하면, 균형 삼진 전가산기는 두개의 반가산기와 한 개의 NANY 게이트로 구성될 수 있다. 한 개의 반가산기는 한 개의 SUM 게이트와 한 개의 NCONS 게이트로 구성된다. 게이트(1501)을 참조하면, SUM 게이트에 사용되는 트랜지스터 수는 32개이며, NTI와 PTI를 위하여 8개의 트랜지스터를 추가로 사용할 수 있다. NCONS 게이트의 트랜지스터 수는 10개이며, NANY 게이트의 트랜지스터 수는 18개이다. 따라서, 균형 삼진 논리에서 트랜지스터 수는 균형 삼진 반가산기에서 50개이며, 삼진 전가산기에서 118개이다.
도 16는 불균형 삼진 논리에서 일 실시예에 따른 패스 트랜지스터 기반 스태틱 게이트의 예시들을 도시한다.
게이트(1601)는 일 실시예에 따른 패스 트랜지스터 기반 SUM 게이트를 나타내며, 게이트(1602)는 일 실시예에 따른 패스 트랜지스터 기반 NCONS 게이트를 나타내고, 게이트(1603)는 일 실시예에 따른 패스 트랜지스터 기반 NANY 게이트를 나타낼 수 있다. 도 14의 설계도(1401)를 참조하면, 불균형 삼진 전가산기는 두개의 반가산기와 한 개의 NANY 게이트로 구성될 수 있다. 게이트(1601)을 참조하면, SUM 게이트에 사용되는 트랜지스터 수는 30개이며, NTI와 PTI를 위하여 8개의 트랜지스터를 추가로 사용할 수 있다. NCONS 게이트의 트랜지스터 수는 10개이며, NANY 게이트의 트랜지스터 수는 10개이다. 따라서, 불균형 삼진 논리에서 트랜지스터 수는 불균형 삼진 반가산기에서 48개이며, 삼진 전가산기에서 106개이다.
합성된 삼진 논리 게이트의 진리표는 하기 표 11 및 표 12와 같다. 표 11은 균형 삼진 논리의 2-입력 논리 게이트의 진리표를 나타내며, 표 12는 불균형 삼진 논리의 2-입력 논리 게이트를 나타낸다.
| Input | Half Adder and Full Adder | Multiplier | ||||
| A | B | SUM | CONS | NCONS | NANY | PROD |
| - | - | + | - | + | + | + |
| - | 0 | - | 0 | 0 | + | 0 |
| - | + | 0 | 0 | 0 | 0 | - |
| 0 | - | - | 0 | 0 | + | 0 |
| 0 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0 | + | + | 0 | 0 | - | 0 |
| + | - | 0 | 0 | 0 | 0 | - |
| + | 0 | + | 0 | 0 | - | 0 |
| + | + | - | + | - | - | + |
| Input | Half Adder and Full Adder | Multiplier | |||||
| A | B | SUM | CONS | NCONS | NANY | PROD | CARRY |
| 0 | 0 | 0 | 0 | 2 | 2 | 0 | 0 |
| 0 | 1 | 1 | 0 | 2 | 2 | 0 | 0 |
| 0 | 2 | 2 | 0 | 2 | 1 | 0 | 0 |
| 1 | 0 | 1 | 0 | 2 | 2 | 0 | 0 |
| 1 | 1 | 2 | 0 | 2 | 2 | 1 | 0 |
| 1 | 2 | 0 | 1 | 1 | 1 | 2 | 0 |
| 2 | 0 | 2 | 0 | 2 | 1 | 0 | 0 |
| 2 | 1 | 0 | 1 | 1 | 1 | 2 | 0 |
| 2 | 2 | 1 | 1 | 1 | 0 | 1 | 1 |
도 17a는 불균형 산술 논리 회로에서 종래의 스태틱 게이트와 일 실시예에 따른 스태틱 게이트의 평균 전력 소모를 나타낸다. 도 17b는 종래의 삼진 논리 회로의 예시를 나타낸다.
그래프(1701)는 디코더(Decoder)를 기반으로 삼진 논리 회로를 설계하는 경우의 평균 전력 소모를 나타낸다. 도 17b를 참조하면, 게이트(1721)는 종래의 디코더 기반 삼진 반가산기를 나타낸다. 예를 들어, 막대 그래프(1711)는 디코더를 기반으로 삼진 반가산기를 설계하는 경우에 대한 평균 전력 소모를 나타내며, 막대 그래프(1712)는 디코더를 기반으로 삼진 전가산기를 설계하는 경우에 대한 평균 전력 소모를 나타내며, 막대 그래프(1713)은 디코더를 기반으로 삼진 곱셈기를 설계하는 경우에 대한 평균 전력 소모를 나타낼 수 있다.
그래프(1702)는 3:1 멀티플렉서(Multiplexer)를 기반으로 삼진 논리 회로를 설계하는 경우의 평균 전력 소모를 나타낸다. 도 17b를 참조하면, 게이트(1722)는 종래의 3:1 멀티플렉서 기반 삼진 전가산기를 나타낸다.
그래프(1703)는 다이오드 연결 트랜지스터를 기반으로 삼진 논리 회로를 설계하는 경우의 평균 전력 소모를 나타낸다.
그래프(1704)는 2:1 멀티플렉서 기반 삼진 논리 회로를 설계하는 경우의 평균 전력 소모를 나타낸다. 도 17b를 참조하면, 게이트(1724)는 종래의 2:1 멀티플렉서 기반 삼진 전가산기를 나타낸다.
그래프(1705)는 일 실시예에 따른 패스 트랜지스터를 기반으로 삼진 논리 회로를 설계하는 경우의 평균 전력 소모를 나타낸다. 2:1 멀티플렉서를 기반으로 삼진 논리 회로를 설계하는 경우의 평균 전력 소모와 비교하여, 일 실시예에 따른 패스 트랜지스터 기반 삼진 논리 회로를 설계하는 경우에 삼진 반가산기, 삼진 전가산기, 삼진 곱셈기의 평균 전력 소모는 각각 81.12%, 72.35%, 86.02% 개선되었으며, 이는 일 실시예에 따르면 정적 전력을 효과적으로 감소시킬 수 있다는 것을 나타낸다.
하기 표 13는 삼진 전가산기, 반가산기, 곱셈기의 다양한 설계들의 특성을 비교한다.
| Condition | Transistor Count |
Average Power(  |
Worst Delay(ns) |
Power-Delay Product(fJ) |
| Ternary Half Adder | ||||
| Decoder | 88 | 0.703 | 0.072 | 0.050 |
| 3:1MUX | 58 | 0.569 | 0.052 | 0.030 |
| Static Gate | 48 | 0.229 | 0.061 | 0.014 |
| 2:1MUS | 38 | 0.445 | 0.087 | 0.039 |
| Proposed | 48 | 0.084 | 0.135 | 0.011 |
| Ternary Full Adder | ||||
| Decoder | 318 | 1.363 | 0.088 | 0.120 |
| 3:1MUX | 105 | 1.129 | 0.068 | 0.076 |
| Static Gate | 106 | 0.527 | 0.131 | 0.069 |
| 2:1MUX | 98 | 0.463 | 0.123 | 0.057 |
| Proposed | 106 | 0.128 | 0.269 | 0.034 |
| Ternary Multiplier | ||||
| Decoder | 66 | 0.408 | 0.060 | 0.024 |
| 3:1MUX | 43 | 0.336 | 0.042 | 0.014 |
| Static Gate | 30 | 0.124 | 0.026 | 0.003 |
| 2:1MUX | 32 | 0.379 | 0.027 | 0.010 |
| Proposed | 30 | 0.053 | 0.057 | 0.003 |
표 13에서는 각 설계의 특성을 트랜지스터 수, 평균 전력 소모, 최대 전달 지연, PDP 면에서 비교한다. 일 실시예에 따른 패스 트랜지스터 기반 삼진 논리 회로를 설계하는 경우, 요구되는 논리 게이트의 수를 기존 정적 논리 게이트 (STI, NMIN, NMAX)만 사용하는 디코더(Decoder) 기반 삼진 논리 회로를 설계하는 경우에 비하여 줄일 수 있다. 일 실시예에 따른 패스 트랜지스터 기반 삼진 논리 회로를 설계하는 경우, 삼진 반가산기의 평균 전력 소모는 0.084uW, 최대 전파 지연은 0.135ns, PDP는 0.011fJ로 나타난다. 일 실시예에 따른 패스 트랜지스터 기반 삼진 반가산기의 PDP는 가장 많은 수의 트랜지스터가 사용된 SUM 게이트에 의하여 결정되지만, 전력 소모가 크게 감소하여 최대 전파 지연을 다이오드 연결 트랜지스터 기반 삼진 논리 회로에 비해 21.43% 줄일 수 있다.
일 실시예에 따른 패스 트랜지스터 기반 삼진 전가산기의 평균 전력 소모는 0.128uW이며, 최대 전달 지연은 0.269ns이며, PDP는 0.034fJ로 나타난다. 일 실시예에 따른 패스 트랜지스터 기반 삼진 전가산기의 최대 전달 지연은 패스 트랜지스터 기반 삼진 반가산기의 약 두 배이며, 이는 두 개의 SUM 게이트가 임계 경로에 포함되기 때문이다. 다이오드 연결 트랜지스터 기반 삼진 논리 회로에서는 정적 전력이 전력 소모에서 지배적이며, 삼진 전가산기의 평균 전력 소모는 삼진 반가산기의 두 배 이상이다. 그러나 일 실시예에 따른 패스 트랜지스터 기반 삼진 논리 회로에서는 동적 전력이 전력 소모에서 지배적이며, 삼진 전가산기의 평균 전력 소모는 삼진 반가산기의 두 배 이하(약 1.5배)이다. 일 실시예에 따른 패스 트랜지스터 기반 삼진 전가산기의 PDP는 다이오드 연결 트랜지스터 기반 삼진 논리 회로에 비해 50.72% 개선되었다. 2:1 멀티플렉서 기반 삼진 전가산기에 비해 패스 트랜지스터 기반 삼진 전가산기는 더 많은 트랜지스터를 사용함에도 불구하고 평균적으로 더 적은 전력을 소모한다. 패스 트랜지스터 기반 삼진 전가산기의 PDP 개선은 3:1멀티플렉서 기반 삼진 전가산기, 2:1 멀티플렉서 기반 삼진 전가산기와 비교하여 각각 55.26%, 40.35% 개선되었다. 3:1 멀티플렉서 기반 삼진 논리 회로와 2:1멀티플렉서 기반 삼진 논리 회로의 설계는 멀티플렉서(Multiplexer)를 기반으로 하며, 패스 트랜지스터 기반 스태틱 게이트는 멀티플렉서 기반 전달 게이트에 비하여 높은 에너지 효율을 갖는다.
패스 트랜지스터 기반 삼진 곱셈기의 트랜지스터 수는 30개이며, 평균 전력 소모는 0.053uW이며, 최대 전달 지연은 0.057ns이며, PDP는 0.003fJ로 나타난다. 이전 경향과 같이, 패스 트랜지스터 기반 삼진 곱셈기는 가장 낮은 전력 소모로 가장 높은 에너지 효율을 갖는다. 패스 트랜지스터 기반 삼진 곱셈기는 다이오드 연결 트랜지스터 기반 삼진 논리 회로에 비해 평균적으로 더 적은 전력을 소모하는 반면 더 큰 최대 전달 지연을 갖는다.
도 18은 입력 변수의 개수에 따라 변화하는 트랜지스터 수를 도시한다.
그래프(1801)는 3:1 멀티플렉서 기반 삼진 논리 회로를 설계하는 경우의 트랜지스터 수를 나타내고, 그래프(1802)는 2:1 멀티플렉서 기반 삼진 논리 회로를 설계하는 경우의 트랜지스터 수를 나타낸다. 그래프(1803)는 일 실시예에 따른 패스 트랜지스터 기반 삼진 논리 회로를 설계하는 경우의 트랜지스터 수를 나타낸다. 도 18에서는 예시적으로 그러나 한정되지 않게 i 개의 삼진 입력 변수를 더하는 sumi 논리 회로를 합성한 경우로서, 각 sum 회로에 사용된 트랜지스터의 수를 로그 스케일로 도시한다. sumi는 아래 수학식 2와 같이 정의된다.
2:1 멀티플렉서 기반 삼진 논리 회로를 설계하는 경우에 입력 변수가 증가하더라도 트랜지스터의 수가 증가하는 것을 어느 정도 감소시킬 수 있으나, 일실시예에 따른 패스 트랜지스터 기반 삼진 논리 회로를 설계하는 경우에 트랜지스터 수를 최소화할 수 있다.
이상에서 설명된 실시예들은 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치, 방법 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPGA(field programmable gate array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 컴퓨터 판독 가능 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기를 기초로 다양한 기술적 수정 및 변형을 적용할 수 있다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
Claims (15)
- 제1 풀업 회로가 턴온되면 드레인 전압을 제1 트랜지스터를 통해 출력하고, 제1 풀다운 회로가 턴온되면 접지 전압을 제2 트랜지스터를 통해 출력하는 드레인-접지 경로;
제2 풀업 회로 및 제2 풀다운 회로가 둘 다 턴온되면 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 하프 드레인 전압을 출력하는 하프 드레인 경로
를 포함하고,
상기 제1 트랜지스터는,
상기 제1 풀업 회로 및 상기 제2 풀다운 회로 사이의 제1 노드를 출력 단자에 연결하며,
상기 제2 트랜지스터는,
상기 제2 풀업 회로 및 상기 제1 풀다운 회로 사이의 제2 노드를 상기 출력 단자에 연결하는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제1 풀업 회로는,
상기 제2 풀다운 회로, 상기 드레인 전압을 공급하는 드레인 전원, 및 상기 제1 트랜지스터를 연결하고,
상기 제1 풀다운 회로는,
상기 제2 풀업 회로, 상기 접지 전압을 공급하는 접지, 및 상기 제2 트랜지스터를 연결하는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제2 풀업 회로는,
상기 제1 풀다운 회로, 상기 드레인 전압을 공급하는 드레인 전원, 및 상기 제2 트랜지스터를 연결하고,
상기 제2 풀다운 회로는,
상기 제1 풀업 회로, 상기 접지 전압을 공급하는 접지, 및 상기 제1 트랜지스터를 연결하는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제1 풀업 회로 및 상기 제2 풀업 회로는, 상기 제1 트랜지스터와 같은 도핑 타입의 트랜지스터를 포함하고,
상기 제1 풀다운 회로 및 상기 제2 풀다운 회로는, 상기 제2 트랜지스터와 같은 도핑 타입의 트랜지스터를 포함하며,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 반대되는 도핑 타입을 가지는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제1 트랜지스터는 p타입 트랜지스터이고, 상기 제2 트랜지스터는 n타입 트랜지스터인,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제1 트랜지스터는 및 상기 제2 트랜지스터는 단일 벽 탄소나노튜브 전계효과 트랜지스터(CNTFET)인,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제1 풀업 회로, 상기 제1 풀다운 회로, 상기 제2 풀업 회로, 및 상기 제2 풀다운 회로는,
하프 드레인 전압 미만인 제1 문턱 전압(threshold voltage)을 갖는 트랜지스터 및 하프 드레인 전압 이상인 제2 문턱 전압을 갖는 트랜지스터로 구성되며,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는,
상기 제1 문턱 전압과 상기 제2 문턱 전압 사이의 제3 문턱 전압을 갖는 트랜지스터인,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제2 풀업 회로 및 상기 제2 풀다운 회로가 둘 다 턴온되어 상기 출력 단자에서 하프 드레인 전압을 출력하는 경우, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 둘 다 턴오프되어 하프 드레인 전압의 출력을 유지하는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 출력 단자에서 출력되는 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 상기 제2 풀다운 회로가 턴온되어 상기 제1 노드의 전압이 드레인 전압에서 접지 전압으로 전이되고, 상기 제1 노드와 연결된 상기 제1 트랜지스터는 상기 출력 전압을 하프 드레인 전압에서 유지시키는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 출력 단자에서 출력되는 출력 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 상기 제2 풀업 회로가 턴온되어 상기 제2 노드의 전압이 접지 전압에서 드레인 전압으로 전이되고, 상기 제2 노드와 연결된 상기 제2 트랜지스터는 상기 출력 전압을 하프 드레인 전압에서 유지시키는,
스태틱 삼진 게이트.
- 제9항에 있어서,
상기 출력 전압이 드레인 전압에서 하프 드레인 전압으로 감소하는 경우, 상기 제1 노드의 전압이 문턱 전압 이하가 되는 경우 상기 제1 트랜지스터가 오프되는,
스태틱 삼진 게이트.
- 제10항에 있어서,
상기 출력 전압이 접지 전압에서 하프 드레인 전압으로 증가하는 경우, 상기 제2 노드의 전압이 드레인 전압에서 문턱 전압을 감산한 전압 이상이 되는 경우 상기 제2 트랜지스터가 턴오프되는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 제1 트랜지스터의 바디(body)는 드레인 전압을 공급하는 드레인 전원과 연결되고, 상기 제2 트랜지스터의 바디는 접지 전압을 공급하는 접지와 연결되는,
스태틱 삼진 게이트.
- 제1항에 있어서,
상기 스태틱 삼진 게이트는,
상기 출력 단자에 연결되는 외부 전원을 더 포함하고,
상기 외부 전원에 의하여 상기 출력 단자에서 출력되는 출력 전압이 감소하는 경우에 응답하여, 상기 제1 트랜지스터에 흐르는 제1 전류가 감소하고, 상기 제2 트랜지스터에 흐르는 제2 전류가 증가하며,
상기 외부 전원에 의하여 상기 출력 전압이 증가하는 경우에 응답하여, 상기 제1 트랜지스터에 흐르는 상기 제1 전류가 증가하고, 상기 제2 트랜지스터에 흐르는 상기 제2 전류가 감소하는,
스태틱 삼진 게이트.
- 삼진 논리에 대응하는 진리표를 이용하여 회로에 대한 스위칭 테이블을 생성하는 단계;
상기 스위칭 테이블을 곱의 합(Sum Of Product) 표현으로 변환하는 단계;
곱의 합 표현으로 변환되는 상기 스위칭 테이블을 퀸맥클러스키(Quine-McCluskey) 알고리즘을 이용하여 최소화하는 단계; 및
상기 스위칭 테이블에 기초하여 주어진 신호(given signal)에 대응하는 트랜지스터를 선택하여 제어하는 단계;
를 포함하고,
상기 회로는,
턴온될 시 드레인 전압을 출력하는 제1 풀업 회로;
턴온될 시 접지 전압을 출력하는 제1 풀다운 회로;
제2 풀다운 회로와 함께 턴온될 시 하프 드레인 전압을 출력하는 제2 풀업 회로;
상기 제1 풀업 회로 및 상기 제2 풀다운 회로 사이의 제1 노드를 출력 단자에 연결하는 제1 트랜지스터; 및
상기 제2 풀업 회로 및 상기 제1 풀다운 회로 사이의 제2 노드를 상기 출력 단자에 연결하는 제2 트랜지스터
를 포함하는 스태틱 삼진 게이트를 설계하는 방법.
Priority Applications (2)
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|---|---|---|---|
| KR1020200129024A KR102348169B1 (ko) | 2020-10-06 | 2020-10-06 | 저전력 삼진 논리 회로 장치 |
| US17/175,570 US11817858B2 (en) | 2020-10-06 | 2021-02-12 | Apparatus for low power ternary logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200129024A KR102348169B1 (ko) | 2020-10-06 | 2020-10-06 | 저전력 삼진 논리 회로 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102348169B1 true KR102348169B1 (ko) | 2022-01-06 |
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ID=79347585
Family Applications (1)
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|---|---|---|---|
| KR1020200129024A KR102348169B1 (ko) | 2020-10-06 | 2020-10-06 | 저전력 삼진 논리 회로 장치 |
Country Status (2)
| Country | Link |
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| US (1) | US11817858B2 (ko) |
| KR (1) | KR102348169B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102540226B1 (ko) * | 2022-07-28 | 2023-06-07 | 인하대학교 산학협력단 | 3진 신경망 가속기 소자 및 그 동작 방법 |
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|---|---|---|---|---|
| KR102520629B1 (ko) * | 2021-06-22 | 2023-04-11 | 울산과학기술원 | 3진수 논리회로 |
Citations (2)
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|---|---|---|---|---|
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| CN103618542B (zh) * | 2013-10-25 | 2016-03-09 | 宁波大学 | 一种基于cnfet的三值反相器 |
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2021
- 2021-02-12 US US17/175,570 patent/US11817858B2/en active Active
Patent Citations (2)
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Cited By (1)
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| KR102540226B1 (ko) * | 2022-07-28 | 2023-06-07 | 인하대학교 산학협력단 | 3진 신경망 가속기 소자 및 그 동작 방법 |
Also Published As
| Publication number | Publication date |
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| US20220109444A1 (en) | 2022-04-07 |
| US11817858B2 (en) | 2023-11-14 |
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