JPH0763144B2 - ジョゼフソン論理回路構成方法 - Google Patents

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はジョゼフソン論理回路の構成方法に関し、任意
所望のブール代数演算をなすにあたり、用いるゲートが
電流注入型ジョゼフソン論理ゲートであるが故の特殊性
に鑑み、各種の制約条件を考慮しながら、できるだけ合
理的な回路動作を実現するための改良に関する。

〈従来の技術〉 バイナリ数値による論理演算回路では、周知のようにブ
ール代数に基づいての演算がなされるが、任意所望の論
理関数を電子回路によって実現する際に基本的に必要と
されるゲートとしては、通常、アンド・ゲート、オア・
ゲート、ナンド・ゲート、ノア・ゲート、そしてインバ
ータと呼ばれる否定ゲートの五種類が挙げられる。

もちろんこれには異論がなく、したがって教科書的には
この五種類のゲートを要所要所で使い分け、それらの間
に有機的な配線関係を考えることで、どのような論理関
数をも机上では実現することができる。しかし、より実
際に即した設計図面を引こうとすれば、用いる論理ゲー
トがどういった動作原理により駆動されるものである
か、そしてそれに固有の特徴がどのようなものであるか
を十分に知って置かなければならない。

例えば、バイポーラ・トランジスタや電界効果トランジ
スタ等による半導体論理ゲートを採用する場合には、周
知のように、この種の半導体回路では、アンド・ゲート
とオア・ゲートを単段構成で実現することはできず、必
ずナンド構成になるかノア構成になるから、教科書的に
設計された図面の中にアンド論理やオア論理が含まれて
いた場合には、実際の回路ではこれをノア・ゲートとイ
ンバータの直列回路、ナンド・ゲートとインバータの直
列回路等の二段カスケード回路にそれぞれ置き代え直し
て構成しなければならない。

一方、ジョゼフソン素子を用いて論理ゲートには、SQUI
Dに代表される磁気結合型や、本出願人がすでに開示し
ている“4JL"型に代表される電流注入型であるが、この
中、電流注入型のジョゼフソン論理ゲートでは、半導体
論理ゲートとは逆に、単段で実現できるゲート構成は、
基本的にアンド・ゲートとオア・ゲート、そしてインバ
ータに限られ、ナンド・ゲートやノア・ゲートは単段で
は構成することができない。

そのため、半導体論理ゲートを用いた論理回路に関し確
立した構成理念があったにしても、それをそのまま、電
流注入型のジョゼフソン論理回路に取り入れることは不
能な場合が多い。むしろ、電流注入型ジョゼフソン論理
回路においては、上記ゲート種類の制約に加え、次のよ
うな制約についても考察せねばならない。ゲート種類の
制約を項として再掲し、以下順に列記する。

単段で実現できるゲートはアンド・ゲート、オア・
ゲート、インバータ（否定論理ゲート）の三種類であ
る。

その中、アンド・ゲートは外部から電源が供給され
ることのない受動的なゲートである。したがってその動
作速度はオア・ゲートや否定論理ゲートに比し、かなり
遅くなるし、入出力分離機能がないため、実質的に回路
中に設けられる場合には、前段に各入力変数毎のバッフ
ァを要する。このバッファは、実質的に単入力オア・ゲ
ートと同様の構成とされる。

一方、インバータないし否定論理ゲートは直接に電
源（ゲート電流）の供給を受けるので、動作速度におい
ては速く、入出力分離機能も有するが、タイミング入力
を必要とするタイミング入力付き否定論理回路であっ
て、タイミング信号の立ち上がりで前段の論理演算結果
を否定的にラッチする。

また、この種のジョゼフソン・ゲートは、本来的に
はラッチング動作をするため、外部から電源（ゲート電
流）を供給されるオア・ゲートにあっては、ある回の論
理演算が終了したなら、次の論理演算をなすためには一
旦リセットされなければならず、これは専ら、当該電源
電流を脈流とすることによりなされる。

さらに、例えばオア・ゲートと否定論理ゲートとの
カスケード接続を考えてみると、オア・ゲートに供給す
る脈流電源電流の周波数ないし位相φ１に対し、否定論
理ゲートへのタイミング電流の位相φ２は、φ１の立ち
下がり前にその立ち上がりが一部、オーバ・ラップする
ように設定されねばならない。換言すれば、同一の電源
位相または単相電源で前段のオア・ゲート群やアンド・
ゲート群と共にこれらに継続接続された否定論理ゲート
を稼動させることはできず、最低、二相による駆動を必
要とする。したがって、こうしたカスケード接続がさら
に複数段に亙って継続接続されるような回路を考える
と、第一、第二位相φ1,φ２を脈流電源の一サイクルと
した場合、単一サイクルで最終的な論理演算処理結果を
得ることはできず、継続接続段数と同じサイクル数を経
なければならない。

このような特殊な条件ないし制約をクリアした上で、電
流注入型ジョゼフソン論理ゲートを用いての論理回路は
如何にすればより合理的な構成となり得るかということ
については、今の所、基本的な方法論はないに等しい。
これは、半導体回路技術に比し、この種ジョゼフソン回
路の歴史が新しく、したがって本願出願以前の現状で
は、未だ個別的な回路素子の研究に専念せざるを得ない
状況にあるせいもある。

ただ、唯一、論理回路の実際の構成に関して考慮したと
思われる技術を挙げれば、入力変数をコンプリメンタリ
・ペア（相補信号対）として取扱おうとすることがあ
る。すなわち、変数ａがあったならば、それの反転論理
となる相補変数をも論理回路に入力させるのである。
この方式は、正論理、負論理用の各信号線路が対をなす
ことから、一般にデュアル・レイル（Dual−rail）方式
と呼ばれている。

なお、電流注入型ジョゼフソン論理ゲートにも、上記し
たように、本出願人が独自に開発してきた“4JL"と略称
される四接合閉ループ型の外、何種類かの構成がある
が、それらのいづれについても、上記した固有の性質
〜は成立する。

〈発明が解決しようとする問題点〉 上記したデュアル・レイル方式を採用すれば、否定論理
ゲートを用いなければならない確率をある程度は減らす
ことができる。しかし、万能ではなく、もとより統一的
な回路構成方法を示唆するものでもない。逆に言って、
何等かの統一的な回路構成理念を確立しない限り、現状
の回路構成を見ると、例えデュアル・レイル方式を採用
したにしても、演算途中のあちこちに否定論理ゲートが
用いられているし、アンド・ゲートも無造作に使われて
いることが多い。

したがって、例えばある論理関数を実現するために、ｎ
段のオア・ゲートやアンド・ゲートの継続接続を要し、
それを第一の否定論理ゲートで受けた後、この出力を他
の入力とともにさらにｍ段のオア・ゲートやアンド・ゲ
ートの継続接続で処理してから、第二の否定論理ゲート
でラッチして最終演算結果を得る、という比較的簡単な
手続を考えた場合にも、上記した理由〜により、こ
うした演算処理は二相脈流電流にあって単一のサイクル
中ではできないものとなる。つまり、第一のサイクルで
は、位相φ１でｎ段の論理ゲート群で処理した途中演算
結果を位相φ２のときに第一の否定論理ゲートで保持
し、次の第二の電源サイクルの位相φ１で残りのｍ段に
つき中間演算処理した後、そのサイクルの位相φ２で第
二の否定論理ゲートまでを処理しなければならないとい
うように、最低でも電源周波数の二サイクル分（φ1,φ
２を一組と考えて）を必要とする。

このように、入力から最終演算結果を得る出力までの間
に幾つかの否定論理ゲートが点在することは望ましくな
い。特に、単一の論理回路チップ上に異なる論理演算を
実現する複数組の論理ゲート群を構築する場合、各組ご
とに必要とする電源サイクルの数が異なることは、処理
の合理性を大いに阻害する。

本発明はこの点に鑑み、電流注入型ジョゼフソン論理ゲ
ートを用いて論理回路を構成する際に、それが実現すべ
き具体的な論理関数の如何によらず、用いる否定論理ゲ
ートの数は各論理式実現のためにも一つのみとし、単一
の電源サイクルで所求の演算結果の得られる合理的な回
路構成方法を提供せんとするものである。

〈問題点を解決するための手段〉 本発明は上記目的を達成するため、電流注入型のジョゼ
フソン論理ゲートを用い、入力に与えられた複数の入力
変数を用いて所定の論理演算式に基づく演算をなし、出
力に所求の演算結果を得るジョゼフソン論理回路の構成
方法として、次のような構成要件群による方法を提案す
る。

得るべきジョゼフソン論理回路を、入力に与えられた
複数の入力変数を用い、所求の演算結果の否定値を中間
演算結果として得るための中間演算部と、当該中間演算
結果を反転して上記所求の演算結果を得る出力段とから
構成する。

中間演算部に与える複数の入力変数は全て、デュアル
・レイルによる相補対とする。

中間演算部は、電流注入型ジョゼフソン否定論理ゲー
ト以外の他の種類の電流注入型ジョゼフソン論理ゲート
の組合せによってのみ構成する。すなわち、中間演算部
中には否定論理ゲートを含ませない。

出力段は、タイミング入力にタイミング信号が与えら
れると入力変数をラッチし、その反転論理を出力するタ
イミング入力付きの電流注入型ジョゼフソン否定論理ゲ
ートによってのみ構成する。

第一の位相の脈流電源により、中間演算部を構成して
いる全ての電流注入型ジョゼフソン論理ゲートを駆動
し、当該第一の位相の脈流電源の各サイクルごとに中間
演算部から中間演算結果を出力させる。

否定論理ゲートの上記タイミング入力には、上記タイ
ミング信号として、各サイクルごとに上記第一の位相の
脈流電源が立ち下がる前に立ち上がる関係にある第二の
位相の脈流電源を与えることにより、当該否定論理ゲー
トから、その入力に与えられている中間演算結果を反転
し、ラッチした状態で所求の演算結果を出力させる。

〈作用〉 本発明では、電流注入型ジョゼフソン論理ゲートで任意
所望の論理演算出力を得るための論理回路を組む場合
に、必要とする論理関数の如何にかかわらず、それらに
共通の構成理念として、まず、その出力と入力の構成を
特定している。

すなわち、入力にはデュアル・レイル方式による相補対
から成る入力変数を与えること、そして最終的な演算結
果Ｑは全体としての論理回路の出力段にのみ備えられて
いる否定論理ゲートを介して得られるようにすること、
の二つである。

もちろん、このような特定により、否定論理ゲートまで
の中間演算結果はとして得られなければならない。し
かし、この中間演算結果を得るための中間演算部の構
成は、入力側にデュアル・レイル方式による相補変数対
を与えた上で、その内部には全く否定論理ゲートを含ま
ないようにされる。

その上で、中間演算部は第一の位相の脈流電源により駆
動され、この第一の位相の脈流電源の各サイクルごとに
中間演算部から中間演算結果が出力されるようになって
いると共に、否定論理ゲートには、タイミング入力にタ
イミング信号が与えられると入力変数をラッチしてその
反転論理を出力するタイミング入力付きの否定論理ゲー
トが用いられており、なおかつ、この否定論理ゲートの
タイミング入力には、上記した第一の位相の脈流電源が
立ち下がる前に立ち上がる関係にある第二の位相の脈流
電源がタイミング信号として与えられている。

これは結局、当該否定論理ゲートに入力変数として与え
られている中間演算結果を、この第二の位相の脈流電源
の各サイクルの立ち上がりごとにラッチし、反転し得る
ことを意味する。

したがって、本発明による構成された論理回路において
は、如何なる論理関数に従う場合でも、そして演算段数
が例え何段あろうとも、途中結果を得るまでは単一の
第一位相φ１にて演算することができ、それに引き続く
第二位相φ２にて否定論理ゲートでこの結果を否定ラ
ッチすることにより、所求の演算結果Ｑを当該否定論理
ゲートの出力を得ることができる。

換言すれば、φ1,φ２を一組とする単一の電源サイクル
で所定の演算をなすことができ、回路動作の合理性と高
速性を得ることができる。もし、本発明に従うことな
く、中間演算部にも任意に否定論理ゲートを用いること
を許したならば、同一チップ上に複数種の論理演算式を
実行するための複数組の論理ゲートのカスケード接続を
構築した場合、単一の電源サイクル中の同一のタイミン
グで全ての組の最終演算結果出力を取り出し、ラッチン
グすることはできない。

ただし、本発明で言う二相とは、出力段の否定論理ゲー
トのための一相分と、入力から否定論理ゲートまでの中
間演算部用に一相分の二つであって、中間演算部中に本
発明で問題にしている理由以外でさらに多相の電源を要
する場合には、それを含んで考えて良い。そうした場合
でも、本発明に従って出力にのみ否定論理ゲートを用い
るという限定に服すれば、その分は確実にサイクル数の
低減化、処理手法の画一化が図れる。

また実際上、出力にてのみ否定論理を用いるという本発
明の構成に従うと、実現すべき論理演算式の如何にもよ
くが、後述の実施例中に見られるように、論理速度を改
善したり、回路の信頼性を損い易いアンド・ゲートを使
わないで済んだり、あるいはその数を減らすことができ
たりし、さらには論理回路の構成段数や構成ゲート数を
大幅に低減することも可能な場合がある。

〈実施例〉 第１図、特に同図（Ｂ）には、本発明を最も簡単な部類
に入る論理関数の実現に使った場合が示されている。

例えば、実現すべき論理関数Ｑが次の式１）で与えられ
たとする。

Ｑ＝ａ・ ....1） なお、一般に論理回数は“f"で表されることが多いが、
本書では入力変数表記との混合を避けるため、あえて
“Q"にした。

上記１）式が与えられた場合、従来にあっては、例え入
力側ではデュアル・レイルによる入力変数相補対、すな
わち（a,）；（b,）を用いるという考えがあったに
しても、本発明におけるように出力には必ず否定論理ゲ
ートを用いるという概念がないから、当然のこととし
て、その回路構成は第１図（Ａ）のようにされていた。

つまり、ここで必要となる変数ａと変数を選択し、そ
れらをアンド・ゲートＧに入力し、当該アンド・ゲート
Ｇの出力に演算結果Ｑ＝ａ・を得るのである。もちろ
ん、アンド・ゲートＧは本書では電流注入型ジョゼフソ
ン論理ゲートにより構成されていることを想定してお
り、やがて述べられるオア・ゲートOGや否定論理ゲート
NGにおいても同様である。

しかるに、第１図（Ａ）のように構成された場合には、
先に述べた固有の性質によって、一般にはアンド・ゲ
ートAGの各入力にバッファBGが挿入される。そしてこの
バッファBGは、一般に同理由に述べたように、ジョゼ
フソン・オア・ゲートにより構成され、例えば二入力型
を流用する場合にはその一方の入力を使わないで構成さ
れるし、始めから単入力を予想して作成される場合に
は、実質的に最も基本的な構成のジョゼフソン・スイッ
チング・ゲートそのものとして構成される場合もある。

こうした従来法によった場合に対し、本発明の思想に即
して構成された論理回路は第１図（Ｂ）に示されるよう
なものとなる。

まず、出力段には否定論理ゲートNGを用いるという限定
がある。したがって、当該否定論理ゲートNGの出力に所
求の演算結果Ｑを得ようとするならば、その入力までの
段階で中間演算部が得られていなければならない。

そしてまた、中間演算部を得るための中間演算部LAに
は、本発明によると否定論理ゲートが含まれていてはい
けないという限定もある。そこで、こうした条件を満た
すためには、ド・モルガンの定理により、次式２）で与
えられるを求めることができる。

＝＋ｂ ....2） こうしたことから、第１図（Ｂ）に示される本発明の一
実施例においては、最終的には１）式の論理演算のため
に、まず、入力変数とｂを選択し、それをオア・ゲー
トで論理和を採って２）式に基づきに変換した後、出
力段に備えられている否定論理ゲートNGを介して所求の
Ｑを得るように改変されている。

第１図（Ａ）に示された従来法に即した場合と第１図
（Ｂ）に示された本発明に従う場合とを比較してみる
と、共に論理段数は二段である。

しかし、第１図（Ａ）の従来法によった場合は、アンド
・ゲートAGが入っているため、先に述べた理由によ
り、動作速度が遅くなり、また当該アンド・ゲートAGが
受動的なゲートであるがために電流ゲインを期待でき
ず、動作マージンの点からも不利となる。

対して本発明に即して構成された方は、先に作用の項に
おいても述べたように、オア・ゲートOGの駆動に第一相
φ１、タイミング入力付き否定論理ゲートNG（ただしタ
イミング入力は図示せず）の当該タイミング入力に与え
るタイミング信号用に第二相φ２の二相脈流電源を要す
るとは言え、各論理段における動作速度は共に速い。そ
して、オア・ゲートOG、否定論理ゲートNGの両者共に能
動ゲートであることから、上記の高速性のみならず、動
作マージンも大きく採ることができ、回路の信頼性を生
むことができる。

なお、上記第１図（Ｂ）の場合は、入力と出力との間の
中間演算部LAが最も簡単、かつ特殊な場合として、単段
のゲートからのみ構成されている場合の一例に相当す
る。また、この第１図（Ｂ）の実施例を始め、以降の実
施例でも全てに共通するため、繰返しては特に述べない
が、中間演算部LAは第一の位相φ１の脈流電源により駆
動されて中間演算結果を出力し、また、終段のタイミン
グ入力付き否定論理ゲートは、これも先に述べたよう
に、第一の位相φ１と一部オーバ・ラップする関係で各
サイクルごとに第一の位相φ１が立ち下がる前に立ち上
がる第二の位相φ２の脈流電源をタイミング信号として
受け、当該第二の位相φ２の脈流電源の各サイクルの立
ち上がりごとに中間演算部LAの出力する中間演算結果
を否定ラッチし、所求の演算結果Ｑを出力する。

次いで、また別な論理関数Ｑとして、次式３）について
考えてみる。

Ｑ＝ａ・ｂ＋・ ....3） 本式３）を実現する場合、従来法によれば第２図（Ａ）
に示されるような構成となる。すなわち、入力変数の相
補対a,とb,とをそれぞれバッファ用オア・ゲートBG
つきのアンド・ゲートAGにて積演算した後、出力段とし
てのオア・ゲートOGからＱ出力を採り出すようになる。

これに対し、本発明の思想に即した場合には、出力段に
は否定論理ゲートNGを用いることが決っているから、ま
ず次式４）で与えられる関数を作る。

＝（ａ＋ｂ）・（＋） ....4） この式には否定演算項は入っていないから、本発明の要
請の通り、中間の中間演算部LAの部分には否定論理ゲー
トを全く用いることなく、第２図（Ｂ）に示す回路構成
とすることができる。

すなわち、（ａ＋ｂ）と（＋）とをそれぞれ、二入
力オア・ゲートOGで採った後、バッファBGつきのアンド
・ゲートAGを一つ用いてを得、否定論理ゲート出力に
Ｑ出力を得る。

第２図（Ａ）に示される従来回路と第２図（Ｂ）に示さ
れる本発明実施例の回路とを比較すると、論理段数とし
ては本発明によった方が一段多く、四段となっている。
しかし、用いている単一ゲートの総数で見ると、従来法
によった場合は全部で七ゲートを必要としているのに対
し、本発明によった場合には六ゲートしか要していな
い。したがって、実際の集積回路化のことまでを考える
と、図示の回路の占める面積はその分、確実に小さくす
ることができ、信号の全伝搬経路長という観点からすれ
ば実際上、同図（Ａ）に示される方式よりも高速化が図
れるのである。

もっとも、実現すべき論理関数の如何によっては、本発
明に従って構成された論理回路の方が、通常のブール代
数により素直に求めた回路構成よりも必要とする論理ゲ
ート数や論理段数が増すこともある。例えば第１図に関
し上記１）式を実現するのではなく、 Ｑ＝＋ｂ ....1）′ を実現する場合には、最終段に必ず電流注入型ジョゼフ
ソン否定論理ゲートを用いるとの限定に立った本発明の
場合、明らかに必要とする論理段数が増す。

しかし、第1,2図に即して説明したのは、本発明に従う
場合の回路の構成方法を簡単に理解するためであって、
本発明の本質は論理段数の低減にのみあるのではない
し、当然のことながら、種々の論理関数を実現するに際
し、ブール代数上で種々の変形処理をしてもなお、本発
明の趣旨に従って最終段に否定論理ゲートを持ってこれ
ないような論理回路、そしてまた、最終段に一つだけ否
定論理ゲートを採用し、前段では全く採用しないような
回路に置換不能なブール代数演算を実現する論理回路は
本発明の対象外であり、権利範囲の外となる。

逆に、本発明が有効に機能するのは、次の場合である。

すなわち、実際の論理回路では、極めて多くの変数入力
の処理を要求されたり、また同様の回路であってもその
多くを同一基板に集積することが普通になってくるが、
こうした場合、通常のブール代数演算上は、それら多く
の入力変数に対しそれぞれ所定の論理関数を実現するた
め、必ずしも最終段に否定論理を持ってこない方が自然
な場合でも、ブール代数上の変形処理により、本発明に
て要求される条件に従い、最終段にのみ否定論理ゲート
を採用し、前段部分（中間演算部）には一切否定論理ゲ
ートを採用しないように変形可能な場合には、本発明に
従い、あえてそのように変形処理した論理関数を電流注
入型ジョゼフソン論理ゲートにより実現することで、脈
流電源の単一サイクル中の第一位相φ１にて前段部分の
演算処理をなし、同じ電源サイクル中の第二位相φ２に
て同一のタイミングで全ての否定論理ゲートを駆動する
ことができる。

第３図には、本発明のさらなる説明のため、 Ｑ＝ａ・ｂ・ｃ・・・ ....5） なる演算式を実行するに際し、ブール代数上、素直に考
えた通常の手法に従う場合と、あえてこれを変形し、最
終段に一つだけ、否定論理を用いるように変形処理した
本発明に従う場合との回路構成上の相違が示されてい
る。

上記５）式を満足するためには、第３図（Ａ）に示され
るようち、本来的には論理回路中に否定論理ゲートを用
いる必要はない。半導体論理ゲートによらず、本発明で
対象としている電流注入型ジョゼフソン論理ゲートによ
る場合にも、全てバッファBGつきのアンド・ゲートAGの
集合からのみ構成することもできる。逆に言って、上記
のような定義式の場合には、論理演算回路中に否定論理
ゲートを用いるという発想は出て来ないのがむしろ常識
である。

しかし本発明では、あえてこれを変形し、出力段には、
そして出力段にのみ、否定論理ゲートNGを用いる。その
ため、その入力には次式６）で表されるが与えられね
ばならい。

＝＋＋＋ｄ＋ｅ＋ｆ ....6） したがって、否定論理ゲートNGの前段までの構成部分、
すなわち中間演算部LA中の構成は、第３図（Ｂ）に示す
ようになる。

その結果を見ると、本発明によって構成されたこの実施
例の場合、出力段の前段までの中間演算部LA中には、オ
ア・ゲートOGしか含まれない。

このような回路構成によると、第３図（Ａ）に示されて
いる場合のように、最終段が動作マージンが小さく動作
速度の遅い受動型のアンド・ゲートではなく、動作マー
ジンも大きいし動作速度も速く、かつタイミング信号に
より出力のラッチ・タイミングを確定できる能動型の否
定論理ゲートで構成することができる。

また、上述の演算式（５）の場合には、ゲート総数もゲ
ート段数も、本発明方法を適用した場合の法が少なくな
る。

本発明の場合には、さらに多入力、多出力論理回路を構
成する際にも極めて有利な回路構成を提供することがで
きる。

例えば相補対による六入力に対して演算結果Ｑが六個の
変数の積集合となる場合に限定して考えて見ても、可能
な組合せは全部で2⁶（＝64）通りある。

そこで、その幾つかを実現した回路構成例を第４図に挙
げてみるが、この場合にも、出力段には全て、本発明の
要旨に即し、否定論理ゲートNGが並設される。

そして、中間演算結果を各々得るための各々の途中の
中間演算部LAの部分中には、先に説明したようにオア・
ゲートOGしか含まれない。

しかも、当該中間演算部の構成や配置関係は実質的に全
て同じで良く、入力側のワイア結線パターンを変更する
だけで良い。

こうしたことから、このように複数の演算を同時、平行
して取扱うように集積化された多入力、多出力型の論理
回路では、本発明の効果はより明確に現れる。各出力に
関する全ての中間演算回路部分で、脈流電源の単一サイ
クル中、同一の第一位相φ１で中間演算結果を得、同じ
単一サイクル中の引き続く第二位相φ２で全ての出力に
関する所求の演算結果を同一のタイミングで取り出し得
るからである。

また、上述の６）式を演算する場合には、本発明に即し
た方がゲート数も節約できることになり、したがって各
出力あたりに要する基板上の占有面積も縮小化するか
ら、より多くの演算ラインを同一の基板上に載せること
ができるようになって、集積密度を向上させることもで
きる。

〈発明の効果〉 以上、詳記したように、本発明によれば、電流注入型ジ
ョゼフソン論理ゲートを用いて構成される論理回路の構
成方法として、電流注入型ジョゼフソン論理ゲートに固
有の特徴ないし制約〜に反することなく、むしろそ
れを積極的に利用した合理的な論理回路構成方法を提供
することができる。

具体的な効果としては、まず、出力段は必ず、入出力分
離機能があり、動作速度が速く、動作マージンも大きい
否定論理ゲートであるので、ブール代数上、等価な演算
であっても、一般にアンド・ゲート出力とするよりは有
利な結果を得ることができる。

何よりも、多入力、多出力の大規模な集積論理回路とし
て構成される場合に有利であるが、各出力に関するそれ
ぞれの中間演算部での中間演算処理は、各中間演算部の
内部回路構成自体は互いに異なっていても、少なくとも
否定論理ゲートを含まない点で共通しているので、脈流
電源のある単一サイクル中の第一位相にて共通に行うこ
とができ、これに引き続く同一電源サイクルの第二位相
で全ての出力に関する出力段である否定論理ゲートにタ
イミング信号を与えることで、それら全ての中間演算部
の出力をそれぞれの出力段に同一のタイミングで反転ラ
ッチできる。

また、場合により、実現すべき論理関数の如何によって
は、上記効果に加え、論理ゲート段数ないしは論理ゲー
ト数の低減効果をも認めることができる。

【図面の簡単な説明】

第１図から第３図までは電流注入型ジョゼフソン論理ゲ
ートにより所求の論理関数を実現する場合の回路の具体
的な構成例を示しており、各図において（Ａ）がブール
代数から予想される通常の手法によって構成した場合、
（Ｂ）が本発明に従って構成した場合である。また、第
４図は、本発明のさらに他の実施例の一つを示してい
る。 図中、AGはアンド・ゲート、OGはオア・ゲート、NGはイ
ンバータないし否定論理ゲート、LAは中間演算部、a,
;b,;c,;d,;e,;f,はそれぞれ入力変数の相
補対、Ｑは所求の最終的な演算結果、は中間演算結
果、である。

フロントページの続き (56)参考文献 信学技報 Ｖｏｌ．81 Ｎｏ．115, 1981年９月16日（社）電子通信学会発行 電子通信学会技術研究報告ＥＤ81−67「４ ＴＬゲートによる基本回路」（Ｐ．105〜 Ｐ．110)

Claims (1)

【特許請求の範囲】
1. 【請求項１】電流注入型のジョゼフソン論理ゲートを用
   い、入力に与えられた複数の入力変数を用いて所定の論
   理演算式に基づく演算をなし、出力に所求の演算結果を
   得るジョゼフソン論理回路の構成方法であって； 上記入力に与えられた複数の入力変数を用い、上記所求
   の演算結果の否定値を中間演算結果として得るための論
   理演算をなす中間演算部と，該中間演算結果を反転して
   上記所求の演算結果を得る出力段と，から上記ジョゼフ
   ソン論理回路を構成し； 上記中間演算部に与える上記複数の入力変数は全て、デ
   ュアル・レイルによる相補対とすると共に； 該中間演算部は、電流注入型ジョゼフソン否定論理ゲー
   ト以外の他の種類の電流注入型ジョゼフソン論理ゲート
   の組合せによってのみ構成する一方； 上記出力段は、タイミング入力にタイミング信号が与え
   られると入力変数をラッチし、その反転論理を出力する
   タイミング入力付きの電流注入型ジョゼフソン否定論理
   ゲートによってのみ構成した上で； 第一の位相の脈流電源により、該中間演算部を構成して
   いる全ての電流注入型ジョゼフソン論理ゲートを駆動
   し、該第一の位相の脈流電源の各サイクルごとに該中間
   演算部から上記中間演算結果を出力させる一方； 該否定論理ゲートの上記タイミング入力には、上記タイ
   ミング信号として、各サイクルごとに上記第一の位相の
   脈流電源が立ち下がる前に立ち上がる関係にある第二の
   位相の脈流電源を与えることにより、該否定論理ゲート
   の出力に、上記中間演算結果を反転し、ラッチした状態
   で上記所求の演算結果を得ること； を特徴とするジョゼフソン論理回路構成方法。