JPS6218021A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS6218021A JPS6218021A JP15739385A JP15739385A JPS6218021A JP S6218021 A JPS6218021 A JP S6218021A JP 15739385 A JP15739385 A JP 15739385A JP 15739385 A JP15739385 A JP 15739385A JP S6218021 A JPS6218021 A JP S6218021A
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Abstract
Description
【発明の詳細な説明】 (発明の技術分野) 本発明は半導体装置の製造方法に関する。[Detailed description of the invention] (Technical field of invention) The present invention relates to a method for manufacturing a semiconductor device.
従来のMOS t−ランジスタの製造方法を第3図を用
いて説明する。例えば面方位(100)のn型シリコン
の半導体基板1の表面にフィールド酸化膜2を形成する
と共にこのフィールド酸化膜2下の半導体基板1の表面
にn型反転防止層3を形成することにより、素子領域を
分離する(第3図(a))。A conventional method for manufacturing a MOS t-transistor will be explained with reference to FIG. For example, by forming a field oxide film 2 on the surface of an n-type silicon semiconductor substrate 1 with a plane orientation (100) and forming an n-type inversion prevention layer 3 on the surface of the semiconductor substrate 1 under this field oxide film 2, The element regions are separated (FIG. 3(a)).
この素子領域の半導体基板1の表面に厚さ100人〜5
00人のゲート酸化膜4を形成する。The surface of the semiconductor substrate 1 in this element region has a thickness of 100 to 5
00 gate oxide film 4 is formed.
このゲート酸化膜4上の所定の場所にn型不純物がドー
プされた多結晶シリコンから成るゲート電極5を形成す
る。このゲート電極5およびフィールド酸化膜2をマス
クとしてn型不純物、例えばボロンをイオン注入して、
素子領域の半導体基板1表面にソース領域、ドレイン領
域としてのP+不純゛物領域d、7を形成づる(第3図
(b))。A gate electrode 5 made of polycrystalline silicon doped with an n-type impurity is formed at a predetermined location on this gate oxide film 4. Using the gate electrode 5 and field oxide film 2 as a mask, n-type impurities such as boron are ion-implanted.
P+ impurity regions d and 7 as source and drain regions are formed on the surface of the semiconductor substrate 1 in the element region (FIG. 3(b)).
次いで全面にCV D (Chemical Vapo
r 0eposi−tion)酸化11!i19を堆積
させた後、P+不純物領域6.7に対応する位置にそれ
ぞれコンタクトボール10,11を開孔する。さらに全
面にアルミニウム(△1)を蒸着した後、パターニング
により配線層12.13を形成する。こうしてソース領
域、ドレイン領域としてのP+不純物領域6.7はそれ
ぞれコンタクトホール10.11を介して配線層12.
13と接続される(第3図(C))。Next, apply CVD (Chemical Vapo) to the entire surface.
r 0eposition) Oxidation 11! After depositing i19, contact balls 10 and 11 are opened at positions corresponding to P+ impurity regions 6.7, respectively. Furthermore, after aluminum (Δ1) is vapor-deposited over the entire surface, wiring layers 12 and 13 are formed by patterning. In this way, the P+ impurity regions 6.7 as the source region and the drain region are connected to the wiring layer 12.7 through the contact holes 10.11, respectively.
13 (Fig. 3(C)).
しかしながら上記製造方法においては、コンタクトホー
ル10.11を開孔しざらにアルミニウムを蒸着するま
での間に、シリコンと反応して絶縁化合物を形成する気
体例えば酸素を含む雰囲気中にさらされるため、171
1孔により露出されたP+不純物領域6,7表面に自然
酸化膜が形成する。However, in the above manufacturing method, the contact hole 10.11 is exposed to an atmosphere containing a gas such as oxygen that reacts with silicon to form an insulating compound between the opening of the contact hole 10.11 and the vapor deposition of aluminum.
A natural oxide film is formed on the surfaces of the P+ impurity regions 6 and 7 exposed by the first hole.
このためP+不純物領域6,7と配線層12゜13との
コンタクト抵抗は大きくかつばらつきの多い値となり、
所望の特性を有する回路を形成する妨げとなり、高集積
回路の製造歩留りの低下を招いているという問題があっ
た。For this reason, the contact resistance between the P+ impurity regions 6, 7 and the wiring layer 12°13 becomes a large and highly variable value,
There has been a problem in that this hinders the formation of circuits having desired characteristics, leading to a decrease in the manufacturing yield of highly integrated circuits.
本発明は上記事情を考慮してなされたもので、半導体基
板と配線層どのコンタクト抵抗を小さくかつ安定な値に
抑え、高速性能の半導体装置を高歩留りで製造づること
ができる半導体装置の製造方法を提供することを目的と
する。The present invention has been made in consideration of the above circumstances, and is a method for manufacturing a semiconductor device, which suppresses the contact resistance between the semiconductor substrate and the wiring layer to a small and stable value, and manufactures a high-speed performance semiconductor device at a high yield. The purpose is to provide
上記目的を達成するため本発明による半導体装置の製造
方法は、半導体基板表面に形成された自然酸化膜を真空
状態において除去する第1の工程と、真空状態を保持し
たまま前記半導体基板上に24電層を形成する第2の工
程とを有することを特徴とする。この第1の工程は、真
空装置内で半導体基板上に膜厚10人ないし100への
アモルファス・シリコンを蒸着し600℃ないし900
℃で加熱するか、あるいはイオン・スパッタリングを行
なうことにより、自然酸化膜を除去することが望ましい
。In order to achieve the above object, the method for manufacturing a semiconductor device according to the present invention includes a first step of removing a natural oxide film formed on the surface of a semiconductor substrate in a vacuum state, and a step of removing a natural oxide film formed on the surface of a semiconductor substrate for 24 hours while maintaining the vacuum state. and a second step of forming an electric layer. In this first step, amorphous silicon is deposited on the semiconductor substrate to a thickness of 10 to 100 ℃ in a vacuum apparatus at 600 to 900℃.
It is desirable to remove the native oxide film by heating at .degree. C. or by ion sputtering.
これにより半導体基板表面の自然酸化膜が除去され、自
然酸化膜の新たな形成が抑制され、そのままの状態で半
導体基板と導電層とのオーミック接続が得られる。As a result, the natural oxide film on the surface of the semiconductor substrate is removed, new formation of the natural oxide film is suppressed, and ohmic connection between the semiconductor substrate and the conductive layer can be obtained in that state.
本発明の一実施例による半導体装置の製造方法を第1図
を用いて説明する。例えば面方位(100)のn型シリ
コンの半導体基板1表面にフィールド酸化膜2を形成す
ると共にこのフィールド酸化膜2下の半導体基板1の表
面にn型反転防止層3を形成する。これにより素子領域
が分離される(第1図(a))。A method for manufacturing a semiconductor device according to an embodiment of the present invention will be described with reference to FIG. For example, a field oxide film 2 is formed on the surface of an n-type silicon semiconductor substrate 1 with a (100) plane orientation, and an n-type inversion prevention layer 3 is formed on the surface of the semiconductor substrate 1 below this field oxide film 2. This separates the element regions (FIG. 1(a)).
続いて熱酸化処理を施して素子領域の半導体基板1の表
面に厚さ100八〜500へのゲート酸化Il!J4を
形成する。このゲート酸化膜4上にn型不純物がドープ
された多結晶シリコンを堆積させ、バターニングにより
所定の場所にゲート電極5を形成する。このゲート電極
5およびフィールド酸化膜2をマスクとしてn型不純物
例えばボロンをイオン注入し、アニールにより活性化さ
ばて、素子領域の半導体基板1の表面にソース領域、ド
レイン領域としてのP)不純物領域6.7を互いに分離
して形成する(第1図(b))。Subsequently, a thermal oxidation process is performed to oxidize the gate to a thickness of 1008 to 500 mm on the surface of the semiconductor substrate 1 in the element region. Form J4. Polycrystalline silicon doped with n-type impurities is deposited on gate oxide film 4, and gate electrode 5 is formed at a predetermined location by patterning. Using the gate electrode 5 and field oxide film 2 as a mask, n-type impurity such as boron is ion-implanted, activated by annealing, and P) impurity regions 6 as source and drain regions are formed on the surface of the semiconductor substrate 1 in the element region. .7 are formed separately from each other (Fig. 1(b)).
次いで全面にCVDM化膜8を堆積させた後、RI E
(Reactinc Ion Etching)法に
よりCVD酸化膜8をエツチングする。これによりフィ
ールド酸化膜2およびゲート電極5の側面にCVD酸化
膜8が残存すると共に、ゲート電極5の上面およびP+
不純物領域6.7表面の大部分が露出される(第1図(
C))。Next, after depositing a CVDM film 8 on the entire surface, RIE
The CVD oxide film 8 is etched by a reactive ion etching method. As a result, the CVD oxide film 8 remains on the side surfaces of the field oxide film 2 and the gate electrode 5, and the upper surface of the gate electrode 5 and the P+
Most of the surface of the impurity region 6.7 is exposed (see FIG.
C)).
次いで全面に層間絶縁膜としてのCVD酸化膜9を堆積
させた優、P+不純物領域6.7に対応する位置にそれ
ぞれコンタクト・ホール10゜11を開孔する。そして
ここで半導体基板1を真空装d内に移し、真空状態に置
く。まず厚さ約10人のアモルファス・シリコンを蒸着
し、そのまま約850℃以上に加熱する。これにより開
孔により露出されたP+不純鈍物1j/16.7表面に
形成された自然酸化膜とその上に蒸着されたアモルファ
ス・シリコンとの間で生じる化学反応3iQ +3i
−→2SiO↑
が促進されて、自然酸化膜は消失覆る。引き続き真空状
態において配線材料であるA!!を蒸着する。Next, contact holes 10.degree. 11 are formed at positions corresponding to the P+ impurity regions 6.7 on which the CVD oxide film 9 as an interlayer insulating film is deposited over the entire surface. Then, the semiconductor substrate 1 is transferred into a vacuum chamber d and placed in a vacuum state. First, amorphous silicon is deposited to a thickness of about 10 layers, and then heated to a temperature of about 850 degrees Celsius or higher. As a result, a chemical reaction 3iQ +3i occurs between the natural oxide film formed on the surface of the P+ impurity dull substance 1j/16.7 exposed by the opening and the amorphous silicon deposited thereon.
-→2SiO↑ is promoted and the natural oxide film disappears and is covered. Subsequently, in a vacuum state, the wiring material A! ! Deposit.
半導体基板1を真空装置から取り出し、蒸着しjこA、
Qをパターニングして配線層12.13を形成する(第
1図(d))。The semiconductor substrate 1 is taken out from the vacuum apparatus and subjected to vapor deposition.
Wiring layers 12 and 13 are formed by patterning Q (FIG. 1(d)).
このように本実施例によれば、P+不純物領域6.7と
配線層12.13とを接続させる際、真空状態において
露出したP+不純物領域6.7表面にアモルファス・シ
リコンを蒸着し、加熱し、さらに真空状態を保持しつつ
配線材料を蒸着することにより、P+不純物領域6.7
表面に形成された自然酸化膜を消失させ、ざらにその新
たな形成を抑制し、そのままの状態でP+不不純頭領1
467表面と配線材料とを接続させることができる。According to this embodiment, when connecting the P+ impurity region 6.7 and the wiring layer 12.13, amorphous silicon is deposited on the exposed surface of the P+ impurity region 6.7 in a vacuum state and heated. , by further depositing the wiring material while maintaining the vacuum state, the P+ impurity region 6.7
The natural oxide film formed on the surface disappears, its new formation is roughly suppressed, and the P+ impurity head 1 is left as it is.
467 surface and wiring material can be connected.
そして、これによりP+不不純頭領1g67と配線層1
2.13とのコンタクト抵抗を小さくかつ安定な(直に
抑えることができる。As a result, P+ impurity head 1g67 and wiring layer 1
2. The contact resistance with 13 is small and stable (can be suppressed directly).
なお上記実施例において、P+不純物領域6゜7表面の
自然酸化膜を消失させるためにアモルファス・シリコン
の蒸着と加熱による酸化膜の分解反応を用いたが、イオ
ン・スパッタリング等の方法を用いることも可能である
。In the above embodiment, amorphous silicon vapor deposition and heating to decompose the oxide film were used to eliminate the natural oxide film on the surface of the P+ impurity region 6°7, but methods such as ion sputtering may also be used. It is possible.
また上記実膿例において配線材料としてアルミニウム(
A1)を用いたが、プラチナ(Pt)、モリブデン(M
o)、タングステン(W)あるいはタンタル(Ta)等
の純金属またはこれらのシリサイドを用いてもよい。In addition, in the above example, aluminum was used as the wiring material (
A1) was used, but platinum (Pt) and molybdenum (M
o) Pure metals such as tungsten (W) or tantalum (Ta) or silicides thereof may be used.
ざらに、上記実施例においてはMOSトランジスタにつ
いて述べたが、本発明は半導体基板と半導体基板上に形
成される導電体との良好なオーミック接続を必要とする
全での半導体装置の製造方法に適用することができる。Generally speaking, the above embodiments have described MOS transistors, but the present invention is applicable to all methods of manufacturing semiconductor devices that require good ohmic connection between a semiconductor substrate and a conductor formed on the semiconductor substrate. can do.
本発明による半導体装置のコンタクト抵抗特性を従来の
ものと対比するグラフを第2図に示す。FIG. 2 shows a graph comparing the contact resistance characteristics of the semiconductor device according to the present invention with the conventional one.
これはコンタクト・ホール・ナイスの異なる4種のウェ
ーハにチェイン数100のコンタクト・ホール・チェイ
ンを形成し、コンタクト抵抗を測定したものである。従
来の製造方法によるコンタクト抵抗はコンタクト・ホー
ル・サイズが小さくなるに従い急激に増加すると共に、
コンタクト抵抗の変動幅もコンタクト・ホール・サイズ
が小さくなるに従い増加し、例えばコンタクト・ホール
・υイズが約1.4μm口以下ではコンタクト抵抗の変
動幅は100Ω以上となっている。これに対して本発明
の製造方法によるコンタクト抵抗はコンタクト・ホール
・サイズの各サイズにおいて小さな値となり、コンタク
ト・ホール・サイズの減少に伴う増加率もそれ程大きく
ない。またコンタクト抵抗の変動幅も顕著に小さく、例
えば1.0μm口のコンタクト・ホール・サイズにおい
て500以下である。このように本発明によれば、コン
タクト・ホールが小さくても充分に小さくかつ安定した
コンタク1〜抵抗を得ることができる。This is a result of forming 100 contact hole chains on four types of wafers with different contact hole niceness, and measuring the contact resistance. Contact resistance due to conventional manufacturing methods increases rapidly as the contact hole size decreases, and
The variation range of contact resistance also increases as the contact hole size becomes smaller; for example, when the contact hole size is about 1.4 μm or less, the variation range of contact resistance becomes 100Ω or more. In contrast, the contact resistance according to the manufacturing method of the present invention has a small value for each contact hole size, and the rate of increase as the contact hole size decreases is not so large. Further, the fluctuation range of contact resistance is also significantly small, for example, 500 or less for a contact hole size of 1.0 μm. As described above, according to the present invention, a sufficiently small and stable contact resistance can be obtained even if the contact hole is small.
〔発1ザ1の効果〕
以上の通り本発明によれば、半導体1根と配線層とのコ
ンタクト抵抗を小さくかつ安定な値に抑えることができ
、これにより高速性能の半導体装置を高歩留りで製造す
ることができる。[Effects of 1 x 1] As described above, according to the present invention, the contact resistance between the semiconductor 1 root and the wiring layer can be suppressed to a small and stable value, and as a result, high-speed performance semiconductor devices can be manufactured with high yield. can be manufactured.
第1図は本発明の一実施例による半導体装置の製造方法
を示寸工稈図、第2図は本発明による半導体装置のコン
タク1〜抵抗を示づグラフ、第3図は従来の半導体装置
の製造方法を承り工程図である。
1・・・半導体基板、2・・・フィールド酸化膜、3・
・・n型反転防止層、4・・・ゲート酸化膜、5・・・
ゲート電極、6,7・・・P+不純物領域、8,9・・
・CVD酸化膜、10.11・・・コンタクト・ボール
、12゜13・・・配線層。
出願人代理人 佐 藤 −雄
Q 1.0 2.0
3.QコニタワトホーノLサイズ(/
、Lmel)第 2 図
(C)
兜3図FIG. 1 is a dimensional drawing showing a method for manufacturing a semiconductor device according to an embodiment of the present invention, FIG. 2 is a graph showing contact 1 to resistance of the semiconductor device according to the present invention, and FIG. 3 is a graph showing a conventional semiconductor device. This is a process diagram of the manufacturing method. 1... Semiconductor substrate, 2... Field oxide film, 3...
...N-type inversion prevention layer, 4...gate oxide film, 5...
Gate electrode, 6, 7...P+ impurity region, 8, 9...
・CVD oxide film, 10.11... Contact ball, 12°13... Wiring layer. Applicant's agent: Sato Q 1.0 2.0
3. Q Konitawa Tohono L size (/
, Lmel) Figure 2 (C) Helmet figure 3
Claims (1)
において除去する第1の工程と、真空状態を保持したま
ま前記半導体基板上に導電層を形成する第2の工程と を有することを特徴とする半導体装置の製造方法。 2、特許請求の範囲第1項記載の製造方法において、前
記第1の工程は、真空装置内で前記半導体基板上にアモ
ルファス・シリコンを蒸着し加熱する工程であることを
特徴とする半導体装置の製造方法。 3、特許請求の範囲第2項記載の製造方法において、前
記半導体基板上に蒸着される前記アモルファス・シリコ
ンの膜厚は10Åないし100Åであり、蒸着後の加熱
温度は600℃ないし900℃であることを特徴とする
半導体装置の製造方法。 4、特許請求の範囲第1項記載の製造方法において、前
記第1の工程は真空装置内で前記半導体基板上にイオン
・スパッタリングを行なう工程であることを特徴とする
半導体装置の製造方法。[Claims] 1. A first step of removing a natural oxide film formed on the surface of a semiconductor substrate in a vacuum state, and a second step of forming a conductive layer on the semiconductor substrate while maintaining a vacuum state. A method for manufacturing a semiconductor device, comprising: 2. The manufacturing method according to claim 1, wherein the first step is a step of depositing amorphous silicon on the semiconductor substrate in a vacuum apparatus and heating it. Production method. 3. In the manufacturing method according to claim 2, the thickness of the amorphous silicon deposited on the semiconductor substrate is 10 Å to 100 Å, and the heating temperature after deposition is 600° C. to 900° C. A method for manufacturing a semiconductor device, characterized in that: 4. The manufacturing method of a semiconductor device according to claim 1, wherein the first step is a step of performing ion sputtering on the semiconductor substrate in a vacuum apparatus.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15739385A JPS6218021A (en) | 1985-07-17 | 1985-07-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15739385A JPS6218021A (en) | 1985-07-17 | 1985-07-17 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6218021A true JPS6218021A (en) | 1987-01-27 |
Family
ID=15648649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15739385A Pending JPS6218021A (en) | 1985-07-17 | 1985-07-17 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6218021A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6433925A (en) * | 1987-05-14 | 1989-02-03 | Philips Nv | Manufacture of semiconductor using sacrificing oxidation for suppessing formation of tunnels during evaporation of tungsten |
JPH0325365A (en) * | 1989-06-23 | 1991-02-04 | Toshiba Corp | Ultrasonic flaw detector |
-
1985
- 1985-07-17 JP JP15739385A patent/JPS6218021A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6433925A (en) * | 1987-05-14 | 1989-02-03 | Philips Nv | Manufacture of semiconductor using sacrificing oxidation for suppessing formation of tunnels during evaporation of tungsten |
JPH0325365A (en) * | 1989-06-23 | 1991-02-04 | Toshiba Corp | Ultrasonic flaw detector |
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