JPS6217844Y2

JPS6217844Y2 -

Info

Publication number: JPS6217844Y2
Application number: JP1144281U
Authority: JP
Priority date: 1981-01-28
Filing date: 1981-01-28
Publication date: 1987-05-08
Also published as: JPS57127202U

Description

【考案の詳細な説明】本考案は動作電源の共通電位を入力信号および
出力信号の基準電位として入出力信号を授受し、
その入力信号に所要の演算を施して出力信号を送
出するプロセス制御装置におけるプロセス制御機
器に関するものである。

従来のこの種のプロセス制御機器の例を第１
図、第２図に示し説明すると、第１図は電源ライ
ンと別に信号ラインを用意する手段（以下、これ
をシグナルコモン（SC）型とする）の一例を示
したものであり、第２図は入力信号受信を差動型
回路にした手段（以下、これを差動型とする）の
一例を示したものである。

図において、Ｖ_sは単一の電源で、この電源Ｖ_s
には発信器Ｇと抵抗Ｒの直列回路が接続されてい
る。MY₁は発信器Ｇと抵抗Ｒの接続点よりの出力
を入力とする第１の機器、MY₂は第１の機器MY₁
の出力を入力とする第２の機器で、これら各機器
MY₁，MY₂は電源Ｖ_sより所要の電源供給を受け
ている。そして、Ｖ_INは第１の機器MY₁の入力電
圧を示し、Ｖ_pは第１機器MY₁の出力電圧を示
す。また、＋Ｖ_sは電源Ｖ_sの正極電圧を示し、OV
は電源Ｖ_sの負極電圧を示す。

このように構成された回路において、電源Ｖ_s
からはそれぞれ第１および第２の機器MY₁，MY₂
に所要の電源電圧が供給され、動作状態に移行す
る。そして、発信器Ｇからの入力信号は第１の機
器MY₁に供給され、その第１の機器MY₁の出力は
第２の機器MY₂に供される。

この第１図および第２図に示す回路はともに、
機器で消費する電源電流による電位差が信号に影
響しないようにすることを目的として構成された
ものである。つまり、第１図の回路では、電源ラ
インで電圧降下があつても、信号レベルそのもの
は信号ラインSCを基準に入力・演算されるた
め、誤差は少ない。また、第２図の回路では、電
源ラインで電圧降下があつても、信号レベルは
正・負の２入力を取り込むため、誤差は少ない。
出力側は、第１図の回路では電流出力であること
が多く、電圧出力を必要とするときには信号ライ
ンSCを基準として出力される。第２図の回路で
は、電源ラインOVを基準にして出力されるが、
同じ型の機器が接続される限り問題はない。とこ
ろが、第３図に示すような、第１の機器MY₁を差
動型機器とし、第２の機器MY₂をSC型機器と
し、この差動型機器とSC型機器との間で信号の
伝送があつた場合には、SC機器である第２の機
器MY₂の入力ではＶ_cという誤差が発生して、そ
の目的が達成されず、この誤差Ｖ_c、すなわちＶ_p
±Ｖ_cを少なくするため、絶縁器を介して接続す
る必要があつた。このため、構成が複雑になり経
済的でないという欠点があつた。

本考案は以上の点に鑑み、このような欠点を除
去すべくなされたプロセス制御機器を提供するも
ので、電源コモンを入出力信号の基準電位として
使用するプロセス制御機器、例えばPID（比例、
積分、微分）動作の制御機器の入、出力端に差動
型回路を付加して入出力信号の授受をすべて差動
型回路を介して行なうようにして、電源コモンの
電圧降下の影響をなくすようにし、後続の利用機
器の入力部が差動型であつても、シグナルコモン
（SC）型であつても、そのまゝ接続して誤差のな
い入力を受けることができるようにしたものであ
る。

以下、図面に基づき本考案の実施例を詳細に説
明する。

第４図は本考案によるプロセス制御機器の一実
施例を示す構成図である。第４図において第１図
〜第３図と同一符号のものは相当部分を示し、第
１の機器MY₁は本考案によるプロセス制御機器に
対応し、第１の機器MY₁の出力を入力とする第２
の機器MY₂は例えば記録計とか指示計、第１の機
器MY₁の出力を入力とする第３機器MY₃は例えば
操作端駆動回路などにそれぞれ対応する。そし
て、OS₁は第２の機器MY₂に供給される第１の機
器MY₁の第１出力信号（電圧）を示し、OS₂は第
３の機器MY₃に供給される第１の機器MY₁の第２
出力信号（電圧）を示す。

そして、この第１の機器MY₁の出力について説
明すると、第１出力信号（電圧）OS₁は第２の機
器MY₂の入力端に印加するように接続され、第２
出力信号（電圧）OS₂は第３の機器MY₃の入力端
に印加するように接続されている。なお、この第
１および第２出力信号OS₁，OS₂は異なつた出力
値である。

従来、このような差動型機器とSC型機器との
混合接続が必要なときには、第３の機器MY₃の
SC型機器のSCラインを基準に信号接続を行なわ
ないと第１の機器MY₁と第３の機器MY₃との間に
信号誤差が生じることがあつた。

しかし、この第４図に示す本発明の実施例のよ
うに、第１の機器MY₁の出力信号が差動型であれ
ば、SCラインに第２出力信号OS₂の（−）ライ
ンを接続するのみで正確に信号を送信することが
できる。これは、複数の機器が使われる場合に、
特に有効である。

第５図は第４図の実施例における第１の機器
MY₁の内部構成の一例を示す回路図である。第５
図において、OPは所要の演算を行なう演算部、
INはその入力部を示し、OUTはその出力部で、
この入力部INおよび出力部OUTはともに差動型
回路である。なお、この図においては、それぞれ
１回路だけを示したが、実際には複数の入、出力
部が演算部OPに接続されている。

そして、この演算部OPはアナログ−デイジタ
ル変換器、マイクロプロセツサ、メモリ、および
デイジタル−アナログ変換器などで構成される演
算処理部であり、複数のアナログ入力信号をデイ
ジルに変換し、メモリにしたがつて所要の演算を
行ない、アナログ信号に変換して複数のアナログ
出力を得るように構成されている。

一方、入力部INは演算増幅器OAとこの演算増
幅器OAの（＋），（−）入力端にそれぞれ接続さ
れた演算抵抗R₁，R₂、この演算増幅器OAの出力
端と（−）入力端との間に接続された演算抵抗
R₃、この演算増幅器OAの（＋）入力端と電源Ｖ_s
の基準電位OVとの間に接続された演算抵抗R₄か
らなり、また、出力部OUTは演算増幅器OA₂と
この演算増幅器OA₂の（＋），（−）入力端にそれ
ぞれ接続された演算抵抗R₅，R₆、この演算増幅
器OA₂の出力端と（−）入力端との間に接続さた
演算抵抗R₇、この演算増幅器OA₂の（＋）入力端
と出力端子との間に接続された演算抵抗R₈か
らなり、動作電源のコモン電位を基準電位とする
入力信号を入力部INを介して受け、出力信号を
出力部OUTを介して出力するように構成されて
いる。

なお、単一の電源Ｖ_sは入力部INと出力部OUT
および演算部OPにそれぞれ供給されるが、入、
出力部IN、，OUTはそれぞれ差動型であるため、
信号ラインは供給電源に関係なく正確に入出力さ
れる。

すなわち、同図において、抵抗R₁〜R₈の各抵
抗値をr₁〜r₈として、Ｖ_B1＝ｒ_４／ｒ_１＋ｒ_４・Ｖ_C ……(1) Ｖ_Ａ１−（Ｖ_ＩＮ＋Ｖ_Ｃ１）／ｒ_２＝Ｖ_１−Ｖ_Ａ１／ｒ_３……(2) これにより、 V₁＝（１＋ｒ_８／ｒ_２）Ｖ_A1−ｒ_８／ｒ_２（Ｖ_IN＋
Ｖ_C1）……(3) Ｖ_A1＝Ｖ_B1，r₁＝r₂＝r₃＝r₄とすると、Ｖ_B1＝１／２Ｖ_C1 ……(4) V₁＝2V_A1−（Ｖ_IN＋Ｖ_C1） ……(5) (4)，(5)式より、 V₁＝Ｖ_C1−（Ｖ_IN＋Ｖ_C1）＝−Ｖ_IN ……(6) したがつて、電源ラインの電圧降下分Ｖ_C1は消去
され、演算部OPにおいて入力信号Ｖ_INが受信で
きる。

他方、Ｖ_２−Ｖ_Ｂ２／ｒ_５＝Ｖ_Ｂ２−Ｖ_Ｃ２／ｒ_８……(7
) Ｖ_Ａ２／ｒ_６＝Ｖ_ｐ＋Ｖ_Ｃ２−Ｖ_Ａ２／ｒ_７……(8
) これにより、Ｖ_B2＝ｒ_８／ｒ_５＋ｒ_８（V₂＋ｒ_５／ｒ_８Ｖ_C2）…
…(9) Ｖ_p＝Ｖ_A2（１＋ｒ_７／ｒ_８）−Ｖ_C2 ……(10) ここでＶ_A2＝Ｖ_B2としてＶ_p＝（ｒ_６＋ｒ_７／ｒ_６）・（ｒ_８／ｒ_５＋ｒ_８
）・（V₂＋ｒ_５／ｒ_８Ｖ_C2）−Ｖ_C2 ……(11) r₅＝r₆＝r₇＝r₈として、Ｖ_p＝V₂＋Ｖ_C2−Ｖ_C2＝V₂ ……(12) つまり、演算部OPの出力電圧V₂は、電源ライン
の電圧降下分Ｖ_C2の影響を受けずに、端子間
に出力される。

第６図は本考案によるプロセス制御機器の入力
信号処理及よび入出力部分の実施態様を示すブロ
ツク図である。図において、e₁，e₂……ｅ_oは入
力信号を示し、INはこの入力信号e₁，e₂……ｅ_o
に対応した複数の入力部、MPXはこの入力部IN
の出力を入力とするマルチプレクサで、このマル
チプレクサMPXは後述するマイクロプロセツサ
によつて制御されるように構成されている。Ａ／
ＤはマルチプレクサMPXからのアナログ信号を
デイジタル信号に変換するアナログ−デイジタル
変換器、MPはアナログ−デイジタル変換器Ａ／
Ｄの出力を入力とし時分割で入力信号を処理する
マイクロプロセツサ、Ｄ／Ａはマイクロプロセツ
サMPからのデイジタル出力をアナログ信号に変
換するデイジタル−アナログ変換器、DMPXはデ
イジタル−アナログ変換器Ｄ／Ａの出力を入力と
し上記マイクロプロセツサMPによつて制御され
るデマルチプレクサ、OUTはデマルチプレクサ
DMPXの出力を入力とし、その入力に対応した出
力信号e₀₁，e₀₂……ｅ_0nを出力する出力部であ
る。そして、この入力部INと出力部OUTの複数
個の対応関係はｎ：ｍである。

このように、プロセス制御機器は時分割で入力
信号を処理するマイクロプロセツサMPからな
り、入力信号e₁〜ｅ_oに数に応じて入力部INおよ
びそれに対応して出力部OUTは複数個設けられ
ている。

以上説明したように、本考案によれば、プロセ
ス制御機器の入出力端に差動型回路を付加して入
出力信号の授受をすべて差動型回路を介して行な
うようにして電源コモンの電圧降下の影響をなく
すようにしたものであるから、後続の利用機器の
入力部が差動入力型であつても、またシグナルコ
モン（SC）型であつても、そのまま接続して誤
差のない入力を受けることができるので、実用上
の効果は極めて大である。特に、１台の機器で異
なつた信号を複数出力する場合には、きわめて有
用である。また、従来のように絶縁器を介するな
どという複雑な手段を用いることなく、簡単な構
成によつて信号と電源との相互干渉をなくすると
共に、構成の簡素化に伴つて経済的であるという
点においても極めて有効である。

【図面の簡単な説明】

第１図、第２図および第３図は従来のプロセス
制御機器の例を示す構成図、第４図は本考案によ
るプロセス制御機器の一実施例を示す構成図、第
５図は第４図の実施例におけるプロセス制御機器
の内部構成の一例を示す回路図、第６図は本考案
によるプロセス制御機器の入力信号処理および入
出力部分の実施態様を示すブロツク図である。Ｖ_s……電源、MY₁〜MY₃……機器、OP……演
算部、IN……入力部、OUT……出力部、OA₁，
OA₂……演算増幅器、R₁〜R₈……演算抵抗、MP
……マイクロプロセツサ。

Claims

【実用新案登録請求の範囲】 (1) 動作電源の共通電位を入力信号および出力信
号の基準電位として入出力信号を授受し、その
入力信号に所要の演算を施して出力信号を送出
するプロセス制御装置において、演算部の入力
側に第１および第２の入力端を有する入力部を
備えるとともに、演算部の出力側に第１および
第２の出力端を有する出力部を備え、入力部
は、第１および第２の入力端をそれぞれ非反転
入力端および反転入力端に接続した第１の演算
増幅器ならびにこの第１の演算増幅器の反転入
力端と出力端間および非反転入力端と共通電位
間にそれぞれ接続された演算抵抗を備え、出力
部は、前記第１の出力端を出力端に接続した第
２の演算増幅器、この第２の演算増幅器の非反
転入力端と演算部の出力端間および反転入力端
と共通電位間にそれぞれ接続された演算抵抗な
らびに第２の演算増幅器の反転入力端と出力端
間および非反転入力端と前記第２の出力端間に
それぞれ接続された演算抵抗を備えたことを特
徴とするプロセス制御機器。 (2) プロセス制御機器は時分割で入力信号を処理
するマイクロプロセツサからなり、入力信号の
数に応じて入力部およびこの入力部に対応して
出力部は複数個設けられることを特徴とする実
用新案登録請求の範囲第１項記載のプロセス制
御機器。