JPS62173699A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体記憶装置に於いて、不良実セルを冗長
セルに切り替えるに際し、その不良実セルと同じビット
線に接続されている冗長セルは勿論のこと、該ビット線
と反対側のビット線に接続されている冗長セルとも切り
替え可能であるようにすることに依り、冗長セルのビッ
ト数と同じビット数の不良実セルを救済できるようにし
たものである。

〔産業上の利用分野〕

本発明は、メモリ・セル・アレイに於ける不良実セルを
冗長セルに切り替える機能を有する半導体記憶装置の改
良に関する。

〔従来の技術〕

第５図は従来の半導体記憶装置を説明する為の要部ブロ
ック図を表している。

図に於いて、ＢＬ及びＢＬばビット線、ＳＡはセンス増
幅器、ＣＬＩ、ＣＬ２．ＣＬ３．ＣＬ４を実セル、ＣＴ
Ｉ、Ｃｒ２は冗長セルをそれぞれ示している。

この半導体記憶装置に於いては、実セルＣＬ１が不良で
あるとすると、これを冗長セルＣＴＩに切り替え、メモ
リ・セル・アレイ全体を正常なものとして動作させるこ
とを可能としている。

〔発明が解決しようとする問題点〕

第５図に関して説明した半導体記憶装置に於いては、不
良になった実セルＣＬＩを冗長セルＣＴ１に切り替える
際、実セルＣＬ１と対になっている良品の実セルＣＬ２
も冗長セルＣＴ２に切り替えるようにしている。

従って、前記のように、２ビット分の冗長セルが存在し
ていても、救済できる不良実セルは１ビット分である。

本発明は、冗長セルのビット数と同じ数の不良実セルを
救済することが可能であるようにする。

〔問題点を解決するための手段〕

本発明に依る半導体記憶装置では、一対のビット線（例
えばビット線ＢＬ及びＢＬ）間に現れる電圧を差動増幅
するセンス増幅器（例えばセンス増幅器ＳＡ）と、前記
ピント線の一方または他方にそれぞれ接続されている実
セル（例えば実セルＣＬＩ、ＣＬ２など）と、前記ビッ
ト線の一方または他方にそれぞれ接続され且つそのビッ
ト線の一方または他方の何れの側に接続されているかに
拘わらず前記実セルの不良になったもの（例えば不良に
なった実セルＣＬ　Ｉ）と任意に対応して切り替え可能
である冗長セル（例えば冗長セルＣＴ１或いはＣｒ２）
と、前記ビット線に接続された実セルが不良になった場
合にそのアドレスを蓄積するＲＯＭ　（例えばＲＯＭＩ
或いは２）と、該ＲＯＭからのアドレス信号と外部から
のアドレス信号とを比較して冗長セル選択信号を発生す
る比較判定回路（例えば比較判定回路ＲＪＩ或いはＲＪ
２）と、該冗長セル選択信号が入力されて前記冗長セル
を選択するデコーダ（例えばデコーダＤＴ１或いはＤＴ
２）とを備えてなる構成を採っている。

〔作用〕

前記手段を採った場合、冗長セルのビット数と同じビッ
ト数の不良実セルを救済することができるから、従来と
同じビット数の冗長セルが在れば、救済できる不良実セ
ルのビット数は倍増させることができ、また、救済する
不良実セルのビット数が従来と同様でよければ、冗長セ
ルが占有する面積を略半減することができる。

〔実施例〕

第１図は本発明一実施例の要部ブロック図を表し、第５
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。

図に於いて、ＣＹＩ及びＣ７０はダミー・セル、ＤＬＬ
及びＤＬ２は実セルＣＬＩ及びＣＬ２を選択するデコー
ダ、ＤＹＩ及びＤＹ２はダミー・セルＣＹＩ及びＣ７０
を選択するデコーダ、ＤＴＩ及びＤＴ２は冗長セルＣＴ
Ｉ及びＣｒ２を選択するデコーダ、ＲＪＩ及びＲＪ２は
比較判定回路、１及び２はＲＯＭ、Ａφ及びＡψはアド
レス信号、Ｘｌ及び×２は冗長セル選択信号をそれぞれ
示している。

本実施例に於いて、ダミー・セルＣＹＩ及びＣ７０は読
み出し信号に対する基準電圧を発生させる為の実セルで
あり、一般的な使用方法では、例えばビット線ＢＬに接
続されている実セルＣＬＩを読み出す場合、同時に、ビ
ットｙａＢＬに接続されているダミー・セルＣＹＩも選
択して読み出し、ビット線ＢＬ及びＢＬ間の電圧をセン
ス増幅器ＳＡで差動増幅するようにしている。

ビット線ＢＬ側に接続されている実セルがアドレス信号
Ａφで選択され、また、ビット線ＢＬ側に接続されてい
る実セルがアドレス信号Ａψで選択されるとすれば、ダ
ミー・セルＣＹＩはアドレス信号Ａφで、また、ダミー
・セルＣＹ２はアドレス信号Ａφでそれぞれ選択される
ようにしなければならない。

いずれかの実セルが不良であり、冗長セルに切り替えら
れているとした場合、冗長セルＣＴＩ或いはＣｒ２のい
ずれに切り替えられていても、冗長セルＣＴＩが選択さ
れるときはダミー・セルＣＹｌが、また、冗長セルＣＴ
２が選択されるときはダミー・セルＣＹ２が選択されな
ければならない。

さて、ここで、実セルＣＬ１が不良となり、冗長セルＣ
Ｔ２に切り替えられているとした場合について具体的に
説明する。

不良となった実セルＣＬＩのアドレスはＲＯＭ２に蓄積
されている。今、実セルＣＬ１が選択されたとすると、
比較判定回路ＲＪ２に於いては、ＲＯＭ２からのアドレ
ス信号と外部アドレス信号との一致を採り、冗長セル選
択信号Ｘ２をデコーダＤＴ２に送出し、デコーダＤＴ２
は冗長セルＣＴ２を選択する。これと同時に冗長セル選
択信号Ｘ２はダミー・セルＣＹ２を選択するデコーダＤ
Ｙ２にも入力されている。この冗長セル選択信号Ｘ２（
或いは冗長選択信号Ｘｉ）はアドレス信号Ａφ　（或い
はアドレス信号Ａφ）に優先するので、デコーダＤＹ２
は直ちにダミー・セルＤＹ２を選択する。冗長セルＣＴ
２から読み出された電圧はビット線ＢＬに、また、ダミ
ー・セルＣＹ２から読み出された電圧はピッ）′ｆＦＩ
ＡＢＬにそれぞれ現れ、それ等ビット線ＢＬ及びＢＬ間
の差電圧はセンス増幅器ＳＡに於いて差動増幅されるも
のである。

第１図に見られる実施例に於いては、同一列に２ビツト
の不良実セルがあっても、各々冗長セルＣＴＩ及びＣｒ
２に置換されるようにしであるが、冗長セルは１列当た
り１個のみ設けるようにしても良いことは勿論である。

ところで、前記説明した実施例に於いては、ダミー・セ
ルＣＹＩ及びＣＹ２を用いているので、回路構成が複雑
であったが、斯かるダミー・セルを用いない半導体記憶
装置にも本発明を適用することができる。

第２図はダミー・セルを用いない半導体記憶装置に於い
て読み出しを行う場合について説明する為の図であり、
（Ａ）は要部回路説明図、（Ｂ）及び（Ｃ）は要所に於
ける電圧の推移を表すタイミング・チャートであり、第
１図に於いて用いた記号と同記号は同部分を示すか或い
は同じ意味を持つものとする。

図に於いて、ＷＬＩ及びＷＬ２はワード線、ＭＣＩ及び
ＭＣ２はメモリ・セル、Ｑｌ及びＣ２はゲート・トラン
ジスタ、Ｃ１及びＣ２はメモリ・キャパシタをそれぞれ
示している。

第２図（Ａ）に見られる半導体記憶装置に於いては、ビ
ット線ＢＬ及びＢＬに対するブリ・チャージ・レベルは
！４Ｖｃｃ（Ｖｃｃ：電源電圧）にすることが必要であ
る。

サテ、内部レベルが“ハイ”レベル（“Ｈ”レベル）＝
ＶＣＣであるメモリ・セル、例えばメモリ・セルＭＣＩ
を読み出したとすると、メモリ・キャパシタＣＩ内のチ
ャージがビット線ＢＬに現れ、第２図（Ｂ）に見られる
ようにビット線ＢＬに於ける電位は上昇し、逆に、内部
レベルが“ロー”レベル（Ｌ”レベル）＝グラウンド（
ＧＮＤ）であるメモリ・セル、例えばメモリ・セルＭＣ
２をｇ売み出したとすると、メモリ・キャパシタＣ２に
ビット線ＢＬのチャージが流れ込むので、第２図（Ｃ）
に見られるようにそのビット線ＢＬに於ける電位は低下
する。

ところで、ビット線ＢＬは、ダミー・セルが接続されて
いなければ、第２図（Ｂ）及び（Ｃ）の破線に見られる
ように％Ｖｃｃを維持したままになっているので、これ
を基準電圧をとして用いることに依り、ダミー・セルは
不要になる。

第２図に関して説明したような手段を採れば、ダミー・
セルは不要であり、従って、この場合の実施例としては
、第１図に見られる実施例に於いて、ダミー・セルに関
連した回路を全て除去した構成がそれであり、極めて簡
単化されることは明らかである。尚、この場合、冗長セ
ルＣＴＩ及びＣｒ２の選択動作に関しては第１図に関し
て説明されたところと変わりない。

第２図に関して説明された実施例に依れば、ダミー・セ
ルが不要になるが、実際の動作上から見ると問題がある
。

即ち、第２図（Ａ）に見られる回路に於いて、例えば、
メモリ・セルＭＣＩを読み出す為、ワード％％ＷＬ１の
電位を立ち上げると、ゲート・トランジスタＱｌを介す
るカップリングで、ピント緑ＢＬ及びメモリ・セルＭＣ
Ｉ内のノードＮ１の電位が引き上げられ、また、メモリ
・キャパシタＣ１には“Ｈ”レベルのチャージが蓄積さ
れているので、ビット％５１ＢＬは、より一層″Ｈ”レ
ベルになる。また、メモリ・セルＭＣ２を読み出す場合
には、メモリ・キャパシタＣ２がＬ”レベルになってい
るから、前記と同様な理由で、ビット線ＢＬには“Ｌ″
レベル現れ難くなる。

このような問題は、第３図（Ａ）及び（Ｂ）として表し
たタイミング・チャートを見ると明らかである。

第３図はビット線ＢＬに於ける電位の推移を表すタイミ
ング・チャートであり、第３図（Ａ）は理想的な場合で
あって、’Ａ　Ｖ　ＣＣにブリ・チャージされているビ
ットｆＪＩＢＬのレベルに対し、ビットｖＡＢＬの電位
は″Ｈ″レベルもＬ”レベルも均等に現れるが、実際に
は、第３図（Ｂ）に見られるように、”Ｈ″レベル更に
“Ｈ″レベルなり、“Ｌ”レベルは僅かしか現れていな
い。

このようなゲート・トランジスタに依るカップリングの
問題を解消するには、第４図に見られる回路が用いられ
ている。

第４図はダミー・セルを用いず且つゲート・トランジス
タに依るカップリングの問題を解消した半導体記憶装置
の要部回路説明図であり、第２図に於いて用いた記号と
同記号は同部分を示すが或いは同じ意味を持つものとす
る。

図に於いて、ＷＬＩ’はダミー・ワード線、ＣＮｌはノ
イズ低減用キャパシタをそれぞれ示している。

図から判るように、ノイズ低減用キャパシタＣＮ’ｌは
、カップリング問題解消の対象となっているメモリ・セ
ルＭＣＩが接続されている側のビット線ＢＬに接続され
、ワード線ＷＬＩとは逆相で駆動されるダミー・ワード
線ＷＬＩ’に接続されている。従って、ワード線ＷＬＩ
が立ち上がって、ビット線ＢＬの電位が上昇しようとす
ると、それを引き下げる働きをする。尚、ビット線ＢＬ
に接続されているメモリ・セルに於けるカップリングの
問題を解消するには、ノイズ低減用キャパシタもビット
％’ｉＢＬに接続し、ダミー・ワード線ＷＬ１′は、前
記の場合と異なり、立ち上がり波形で動作することにな
る。

この場合の具体的な実施例としては、第２図に関して説
明した実施例と同様、第１図に見られる実施例に於いて
、ダミー・セルに関連した回路を全て除去した構成がそ
れであり、極めて単純なものとなり、この場合も、冗長
セルＣＴＩ及びＣ７０の選択動作に関しては第１図に関
して説明されたところと変わりない。

〔発明の効果〕

本発明に依る半導体記憶装置に於いては、不良実セルを
冗長セルに切り替えるに際し、その不良実セルと同じビ
ット線に接続されている冗長セルは勿論のこと、該ビッ
ト線と反対側のビット線に接続されている冗長セルとも
切り替え可能である構成となっている。

このような構成にすると、冗長セルのビット数と同じビ
ット数の不良実セルを救済することができるから、従来
と同じビット数の冗長セルが在れば、救済できる不良実
セルのビット数は倍増させることができ、また、救済す
る不良実セルのビット数が従来と同様でよければ、冗長
セルが占有する面積を略半減することができる。

【図面の簡単な説明】

第１図は本発明一実施例の要部ブロック図、第２図はダ
ミー・セルを用いない半導体記憶装置を説明する為の図
であり、（Ａ）は要部回路説明図、（Ｂ）及び（Ｃ）は
要所に於ける電圧の推移を示すタイミング・チャート、
第３図は第２図に見られる回路の問題点を説明する為の
電圧波形タイミング・チャート、第４図は改良されたダ
ミー・セルを用いない半導体記憶装置の要部回路説明図
、第５図は従来の半導体記憶装置を説明する為の要部ブ
ロック図をそれぞれ表している。 図に於いて、ＢＬ及びＢＬはビット線、ＳＡはセンス増
幅器、ＣＬＩ、Ｃｌ３．Ｃｌ３．Ｃｌ３は実セル、ＣＴ
Ｉ、Ｃ７０は冗長セル、ＣＹＩ及びＣＹ２はダミー・セ
ル、ＤＬＩ及びＤＬ２は実セルＣＬＩ及びＣｌ３を選択
するデコーダ、ＤＹ■及びＤＹ２はダミー・セルＣＹＩ
及びＣＹ２を選択するデコーダ、ＤＴＩ及びＤＴ２は冗
長セルＣＴＩ及びＣｒ２を選択するデコーダ、ＲＪＩ及
びＲＪ２は比較判定回路、１及び２はＲＯＭ、Ａφ及び
Ａφはアドレス信号、Ｘｌ及びＸ２は冗長セル選択信号
をそれぞれ示している。 特許出願人　　　冨士通株式会社 代理人弁理士　　相　谷　昭　司 代理人弁理士　　渡　邊　弘　− 第１図 （Ａ） 実施例の要部回路説明図 第２図 を説明する為の電圧波形タイミング・チャート第２図 第３図 第４図

Claims (1)

1. 【特許請求の範囲】 一対のビット線間に現れる電圧を差動増幅するセンス増
   幅器と、 前記ビット線の一方または他方にそれぞれ接続されてい
   る実セルと、 前記ビット線の一方または他方にそれぞれ接続され且つ
   そのビット線の一方または他方の何れの側に接続されて
   いるかに拘わらず前記実セルの不良になったものと任意
   に対応して切り替え可能である冗長セルと、 前記ビット線に接続された実セルが不良になった場合に
   そのアドレスを蓄積するＲＯＭと、該ＲＯＭからのアド
   レス信号と外部からのアドレス信号とを比較して冗長セ
   ル選択信号を発生する比較判定回路と、 該冗長セル選択信号が入力されて前記冗長セルを選択す
   るデコーダと を備えてなることを特徴とする半導体記憶装置。