JPS62169292A

JPS62169292A - 電子的デ−タ貯蔵・伝送・取り出し装置およびその方法

Info

Publication number: JPS62169292A
Application number: JP62004221A
Authority: JP
Inventors: チヤールズ　ローレンス　デービス
Original assignee: Abbott Laboratories
Current assignee: Abbott Laboratories
Priority date: 1986-01-13
Filing date: 1987-01-13
Publication date: 1987-07-25
Also published as: CA1288479C; EP0229631A3; DE3787291T2; EP0229631A2; EP0229631B1; DE3787291D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は電子的なデータ貯蔵・伝送・取り出し装置およ
びその方法に関するものである。さらに詳しくは、本発
明は、電源とデータとの成分を有する結合信号がデータ
貯蔵素子に受信され、双方向および実質的に同時のデー
タ伝送を達成するために、有効なデータ信号に従って前
記結合信号を変調する電子的なデータ貯蔵・伝送・取り
出し装置およびその方法に関するものである。

〔従来の技術〕

ポータプルで好ましくは小形の素子（データ貯蔵手段の
有無を問わない）間でデータ信号を伝受するための装置
および方法は、広い応用が効いて有用である。例えば、
集積回路（以下、ＩＣという）内に入れられた小形のデ
ータ貯蔵素子は、医学・金融や個人的な情報を貯蔵する
ためのポータプル・カード（しばしば“スマート・カー
ド”と言われる）内に内蔵されている。貯蔵情報は入力
／出力Ｃｌ１０）素子の一方によってアクセスされ、更
新される。

さらに、データ貯蔵能力を待った、および持たないＩＣ
チップが、電気刺激信号および／又は知覚データ信号な
供給するために、様々な生体組織内に挿入されている。

このような信号の伝送は、典型的には誘導結合によって
非接触でなされるので、皮膚を通して結線する心安なな
くし、したがって付随する伝染病の危険を減らす。これ
らの技術は、例えば米国特許第４，４９４，５４５号、
第４，５２８，９８７号、第３，９５２，７５０号およ
び第４，４０８，６０８号公報等に開示されている。

また、受動的磁気メディアの形をしたポータプル・デー
タ貯蔵素子が、患者同定帯や試験管等に付着させられて
いる。上記素子に貯えられたデータは、磁気読取・書出
ヘッドをもったＩ１０累子の一方によってアクセスされ
、更新される。この技術は、例えば、米国特許第３，８
４８，１１２号および第４，１６４，３２０号公報等に
開示されている。

〔発明が解決しようとする問題点〕

しかしながら、上記従来技術は、一般的にはデータ通信
素子として、詳細にはポータプルのデータ貯蔵・取り出
しシステムとしての有用性を制限したり排除したりする
という欠点や不足点乞有している。例えば、素子間のデ
ータ信号の双方向通信を供給する上記従来の装置は、複
数のデータ通信チャンネルを確保するために、非常に多
数の素子を用いなければならない。このことにより、装
置の製造コストが増加し、低コスト大量生産への応用が
できなくなる。

また、付加される素子が装置の電源容量を高くするので
、装置の有用性を減じ、経済性を損う。さらに、付加素
子を伴うことが、逆に装置の小形化に反する。また、上
記従来の装置および方法によるデータ通信率は、データ
を同時に双方向に通信することができないので、はなは
だしく低い。

さらに、特に受動的磁気メディア貯蔵装置に関しては、
磁気メディア自体貯蔵密度が典型的に低いという欠点を
有している。それゆえ、小形かつ大貯蔵容量の応用には
適さない。

また、操作電力が他の装置から伝送される信号によって
得られる上記のような装置の他の欠点は、低製造コスト
・使用経済および小形化という目的に適合したタイミン
グ・電力調整手段を欠いていることである。二、三の装
置は、電圧調整手段を内蔵している。しかしながら、こ
のような手段は逆に製造コストを高くし、操作経済を損
い、装置の小形化に反する。加えて、上記従来の装置は
、いずれもデータ貯蔵・取り出しシステムに望ましい次
のような性能を有していない。その性能とは、現在貯蔵
されているデータを不注意に上書きしてしまうことに対
する保護、受信データの自動照合、および選択貯蔵位置
の内容をただ適切なアクセス・コードの伝送に従っての
み初期化したり変更したりする能力である。

〔問題点を解決するための手段〕

本発明の目的は、上記従来の技術の欠点を克服し、デー
タ貯蔵・取り出しに特に望ましい上記のような性能を有
する、改良された電子的なデータ貯蔵・伝送・取り出し
装置およびその方法を提供することにある。

本発明によれば、を源とデータとの成分を有する結合信
号がデータ伝送素子によって伝送され、データ受信素子
によって受信される。このことにより、操作電源および
データを得て、次に有効なデータ信号に従って前記結合
信号を変調する。前記データ伝送素子は、変調された結
合信号を復調し、双方向同時データ伝送を達成する。

また、本発明によれば、好ましくはボータプルのデータ
・リンク手段が、その近くに好ましくはポータプルで小
形のデータ貯蔵手段がやってきたときに、そのデータ貯
蔵手段に電力とデータを伝送する。この際、同時に、デ
ータ・リンク手段はデータ貯蔵手段からデータ情報を受
は取る能力がある。データ・リンク手段は、電源とデー
タとの成分を併せもつ結合信号を発生し、続いてその結
合信号をデータ貯蔵手段に伝送する。データ貯蔵手段は
この結合信号を受信し、その結合信号から操作電力とデ
ータ信号を得る。データ貯蔵手段は、そうして得たデー
タ信号を貯蔵し、好ましくはその貯蔵データ信号に従っ
て信号に現れた負荷を変えることにより、結合信号を変
調する。データ・リンク手。

段は結合信号を復調して、そこからリンク・データ信号
を得る。

以下、図によって本発明を具体的に説明する。

第１図は、情報貯蔵・取り出し装置の要部を示すブロッ
ク図である。

同図において、データリンク素子２ｏは好捷しくはポー
タプルの手で持てる器具であり、例えば自動血液試験設
備のような静止装置内に使用される。データリンク素子
２゜は、電源とデータとの成分をもつ結合信号を発生し
、複数の小形データ貯蔵素子２２の各々に、同時に結合
信号を伝送する手段を有している。また、コンピュータ
のようなホスト・システム（これは本発明の一部ではな
い）２４との間で、データを伝送・受信し合う手段をも
有している。また、一時的にデータを貯える手段も有し
ている。

データ貯蔵素子２２は、好ましくは小形でボータプルの
素子である。各データ貯蔵素子２２は、データリンク素
子２０から結合信号を受信するための電子的手段と、そ
れから操作電源とデータ信号とを得る手段を有している
。また、好ましくは、後述する結合信号の１インピーダ
ンス変ｉ！１４″の方法により、データをデータリンク
素子２０へ送り返す手段も有している。データ貯蔵素子
２２は、好ましくは結合信号を”インピーダンス変調”
し、同時に結合信号から電力とデータイ６号とを得る能
力を有している。このことにより、データリンク素子２
０とデータ貯蔵素子２２との間の同時の双方向データ通
信がなされる。また、好ましくは、そのようにして得た
データ信号を貯蔵する手段を有している。データリンク
素子２０は、データリンク素子２０が結合信号を伝送し
ている間、データ貯蔵素子２２からデータを得るために
、１インピーダンス変調“された結合信号を復調するた
めの手段をも有している。

本発明の一実施例においては、データリンク素子２０と
データ貯蔵素子２２との間の通信は、この両者が機械的
な接触を伴って、あるいは伴わずに接近したとき生成さ
れる磁気的、誘尋的、あるいは他の通信チャンネルによ
って、電気的な接触を伴わずになされる。

第２図は、一実施例よりなる小形データ貯蔵素子２２の
斜視図である。

同図において、素子２２はパッド３０に固着されたハウ
ジング２８内に収められている。ハウジング２８は円形
で、いくらか上がった側面を有することが好ましい。パ
ッド３０上の接着用裏材は、データ貯蔵素子２２を、そ
の中に貯蔵されたデータが関係する素子に付着させるた
めに用いられる。

第３（ａ）図は小形データ貯蔵素子２２な患者同定用ブ
レスレット３２への付着物として適用した例の斜視図、
第３（６）図は同票子２２な試験管やｖａｃｕｔａｔｎ
ｇｒ　”のような果液器３４への付着物として適用した
例の斜視図である。

適用例は、上記のよ５な医学装置にばかり限定されない
。

例えば、６スマート・カード”のような金融・保険分野
への適用もある。また１例えば病院の薬局におけるよう
な、取扱い物が自動的に同定され、物品目録が作られる
ような場所においても、適用され得る。

第４（α）図は、第２図のデータ貯蔵素子の一実施例よ
りなる構造を示す分解斜視図である。

同図において、データ貯蔵素子２２の電子回路はすべて
、好ましくはＩＣチップ２４（好ましくは０ＭＯ８）内
に収められている。ＩＣロジックの形として、ＣＭＯ８
以外にもバイポーラのようなＩＣロジックも使い得るが
、低エネルギー消費特性の故にＣＭＯＳロジックが好ま
しい。好ましくは銅又は他の電気良導金属のフラットな
コイル２６が、例えば６フレキシブル回路”として周知
のフレキシブルなラミネート層２６８にエツチングをす
ることにより、形成されている。コイル２６は、図示し
ない通常の電気的結線により、ＩＣチップ２４に電気的
に接続される。ＩＣチップ２４は、ハウジング３８に形
成された凹部３６内に嵌合される。コイル２６を有する
フレキシブル層２６ｇは、ハウジング３８内の第二の凹
部３７内に嵌合し、ＩＣチップ２４に重層する。好まし
くはせり上がった円形部分２５ａを有するカバー２５が
、熱的、化学的又は接着結合によってハウジング３８に
シールされる。ハウジング３８とカバー２５は、好まし
くは良好な化学的抵抗・結合特性、良好な衝撃抵抗、低
い導電率と透磁率を有する物質から構成される。例えば
、高密なポリエチレンやポリエステル（例工ば、Ｇ、Ｅ
、社の′″ＶＡＬＯＸ”−商標一第）の物質である。

ＩＣチップ２４のデータ貯蔵部分は、電気的に消去可能
なプログラマブル読出専門メモリ（以下、ＥＥＰ−ＲＯ
Ｍという）又はその等刷物で構成される。

第４（ｂ）図は、第２図のデータ貯蔵素子の他の実施例
からなる構造を示す分解斜視図である。

同図において、底４０αを有する堅固なリング状のベー
ス４０が、好ましくはリチウム電池からなるバッテリー
４２０円筒状カンード４２６を囲んでいる。カンード４
２ａは対応するリング状の絶縁体４２ｅおよびリング状
の金属アノード４２ｂに囲ｔｆ１ている。リング状のア
ノード４２ｂはベース４０の内側に嵌合し、適切な手段
によって固定される。好ましくはＣｕＯ２からなり、デ
ータ貯蔵素子を電子回路として具現化するＩＣチップ２
４が、カソード４２５の上面上にマウントされる。ＩＣ
チップ２４の上面には、導電接続部３３ｉ〜３３ｄがあ
る。接続部３３ａは通常のリード線２９ｃＬによりバッ
テリー４２のカソード４２αに接続される。同様にして
、接続部３３ｄがリード線２９６によってバッテリー４
２のアノード４２６に接続される。

磁気的及び電気的絶縁としての薄い絶縁シールド２７が
、ＩＣチップ２４の上にマウントされる。シールド２７
は、好ましくは薄いフェライトのシート、又は従来の基
平面構造をしている。シールド２７は、各接続部３３６
〜３３ｄに対応する位置に、それぞれ貫通する穴３１（
Ｅ〜３１ｄを有している。コイル２６が絶縁シールド２
７の上にマウントされ、その一端を、穴３１６を通って
接続部３３ｂに付着しているリード線３５αによってＩ
Ｃチップ２４上の接続部３３ｂに接続されている。また
、他端を、穴３１ｃを通るリード線３５によって、接続
部３３ｃに接続されている。円柱状カバー４６がコイル
２６、絶縁シールド２７、ＩＣチップ２４、およびバッ
テリー４２の上に被さり、熱的、化学的又は接着結合に
よりベース４０の上面にシールされる。ベース４０とカ
バー４６は、好ましくは良好な化学的抵抗・結合特性、
耐衝撃性、および低導電率・低透磁率の物質から構成さ
れる。例えば、高密度ポリエチレンやポリエステル（例
えば、　Ｇ、Ｅ、社の”ＶＡＬＯＸ”−商標−等）のよ
うな物質である、バッテリー４２はＩＣチップ２４内の
データ貯蔵デバイスに対する操作電源を供給せず、単に
データ保存のためのスタティックなランダム・アクセス
・メモリー（以下、ＲＡＭという）へ電源を供給するだ
けである。この目的には、単３Ｖｆ）ＤＣリチウム電池
が適当である。

第５（Ｇ）図は本発明に係るポータプルのデータリンク
素子の側面図、第５（ｂ）図はその要部斜視図である。

同図に示すように、データリンク素子２０が少くとも一
つのスイッチ５６を有するポータプルの手持ちケース−
５０の内側に収められている。ケース５０の上に斜めて
突出して、ベース部５２αと通常円筒状部５２６とから
なるヘッド部５２がある。円筒状部５２６の開放端に凹
部５４がある。凹部５４の直径は、それと嵌合すべきデ
ータ貯蔵素子２２の円形部２５αの直径よりもわずかに
大きい。光学的１穴″５３が凹部５４の中心にあり、そ
の周囲にデータ貯蔵素子２２へ電力とデータを伝送し、
かつ、受信するためのコイル５４ａが設げられている。

コイル５４ａは、好ましくは銅又は良導電金属のフラッ
トなコイルからなり、第４（ａ）図に示した２６．２６
ａと同様にしてフレキシブルなラミネート層の上にエツ
チングによって形成される。あるいは、コイル５４αは
ヘッド５２の円筒状部５２６内に装着された図示しない
中空コアの回りに巻かれてもよい。

コアの直径は、光学的１穴”５３−例えば、レンズや光
学的に透明な物質−への光学的アクセスを制限しないよ
う々大きさである。光学的１人”５３は、コイル５４ａ
に加えてヘッド５２内に装着されたバーコード・リーダ
ーやその他の光学的Ｉ１０素子への光学的アクセスを行
う。

データリンク素子２０と小形データ貯蔵素子２２との間
に通信を行うために、オペレーターがケース５０上のス
イッチ５６を押してデータリンク素子２０をターンオン
する。

次に、データリンク素子２０をデータ貯蔵素子２２０近
くへ持って行き、円筒状部５２６の凹部５４Ｙデータ貯
蔵素子２２の上に被せて、データ貯蔵素子２２０円形部
２５ｃＬが凹部５４内に位置するようにする。ここで、
コイル２６とコイル５４ａは物理的には接触していない
が接近し、はとんど整列する。このようにしてコイル２
６とコイル５４ａとで形成された誘導結合チャンネルを
通して、データリンク素子２０は自動的にデータ貯蔵素
子２２と通信を行う。

このよ５に、実施例においては、データリンク素子２０
とデータ貯蔵素子２２との間の通信が誘導リンクによっ
て非接触で行われるので、ヘッド５２が通信を妨害しな
いようにするため、ヘッド５２の材質は、高電気抵抗率
と低送・磁率とをもったものであることが好ましい。

第６図は、データ貯蔵素子の主要電子成分を示す機能ブ
ロック図である。

同図に示すように、コイル２６は一端なリード線３５で
電源／データ分離器１００に接続され、他端をリード縁
３５ａでアースされている。コイル２６と並列に容量９
６が発生し得る。しかし、そのＬＣ結合による共振周波
数がＩＣ構成素子に典型的に起こる広範囲の値の変動に
より、データ貯蔵素子からデータ貯蔵素子へと変動し得
るので、コイル２６は余り高く同調させない方が好まし
い。したがって、容量９６は最大１５ｐＦ〜２０ｐＦぐ
らいの値と考えられる。

電源／データ分離器１００は結合信号から操作電力、デ
ータおよびクロック信号を連続的に得る。この結合信号
は、データリンク素子２０から連続的に伝送され、デー
タ貯蔵素子２２のコイル２６で受信され、リード線３５
を通って電源／データ分離器１００に送られる。電源／
データ分離器１００は、ＬＯＧＩＣＶＣＣ端子１０２上
のデータ貯蔵素子２２の他の成分へ操作電源を供給する
。また、第４（６）図の実施例においては、データ貯蔵
素子２２がデータリンク素子２０によって電力を送られ
ている間中、電源／データ分離器１００はＲＡＭ　　Ｖ
ＣＣ端子１０６上のＲＡＭ１１５への電源も供給する。

電源／データ分離器１００はリード線１０７”Ｓ’通し
て調時解読論理回路１１０へ、結合信号から得たデータ
とクロック成分をもつＤＩ信号を出力する。ＤＩ信号は
データ、モード命令又はリセット命令として、データ貯
蔵素子回路によって解読される。

調時解読論理回路１１０は、ＲＡＭ１１５を読み書きす
るための信号のタイミングを制御する。また、データリ
ンク素子２０ヘデータとクロック信号を送り、受信する
ための信号のタイミングも制御する。さらに、書出しモ
ード（ＷＲＴ　　ＭＯＤＥ）および初期化モード（ＩＮ
ＩＴ　ＭＯＤＥ）を可能にするために用いられるデータ
比較器をゲートするための信号のタイミングも制御する
。調時解読論理回路１１０は、これらの機能を内部発生
するタイミング信号、ゲーティング信号、クロック信号
およびコントロール信号によって行う。この目的のため
に、オンシレーター／クロック発生器１４０から発生す
る同期クロック信号ＴＯ〜Ｔ３４の５ちのいくつかを用
いる。調時解読論理回路１１０はリード線１０７からＤ
Ｉ信号を入力として受け、そこから同期してデータ成分
を得る。このデータ成分はＩＮＰＵＴ−ＤＡＴＡ信号と
して、ライン１０８を通ってモード制御論理回路１２０
へ出力される。また、ＩＮＰＵＴ−ＤＡＴＡ信号はライ
ン１０８を通してＲＡＭ１１５へも出力される。

ただし、ＲＡＭ１１５がライン１１７．１１８を通して
／ＷＲＩＴＥ、／ＥＮＡＥ制御信号によって予め動作状
態にあれば、ＩＮＰＵＴ−ＤＡＴＡ信号はストアされる
。

調時ｍ読論理回路１１０は、ライン１４２を通してＲＡ
Ｍ１１５から０ＵＴＰＵＴ−ＤＡＴＡ信号を入力として
受け、適切に調時された／ＤＡＴＡ−ＯＵＴ信号を発生
するために、同期タイミング信号ＥＥＡＤ−ＰＵＬＳＥ
を用いて０ＵＴＰＵＴ−ＤＡＴＡ　信号をゲートする。

／ＤＡＴＡ−ＯＵＴ信号は、データリンク素子２０ヘデ
ータを送るために、ライン１４４を通して出力データ回
路１５０へ出力される。

また、ライン１４８ｔａ：通してモード制御論理回路１
２０へＲＥＡＤ−ＰＵＬ！；：Ｅタイミング信号が出力
される。さらに、データリンク素子２０ヘクロツク情報
を送るために、ライン１４６を通して、出力データ回路
１５０へ／ＣＬＫ３　クロック信号を発生させて送る。

また、ＷＥＴ−ＰＵＬＳＥタイミング信号を発生させ、
モード制御回路１２０ヘライン１２５を通して出力する
。ＷＥＴ−ＰＵＬＳＥ信号は、データリンク素子２０か
ら伝送されるデータをその中に含む結合信号のデータ部
分に一致するようにタイミングをとられる。

調時解読論理回路１１０は、また、／ＷＲＩＴＥおよび
７ＥＮＡＢ制御信号によってＲＡＭ１１５へのアクセス
を制御する。／ＷＲＩ　Ｔ　Ｅ信号はライン１１７）２
通してＲＡＭ１１５へ出力され、７Ｈ：ＮＡＥ信号はラ
イン１１８を通してパワーオン・リセット論理回路１４
５へ出力される。

調時解読論理回路１１０は、データ貯蔵素子２２の操作
の電流モード、およびコントロール・タイミング・ゲー
ティング信号を発生するＲＡＭ１１５の現アドレス・メ
モリー位置を表示する信号を用いる。ライン１２４を通
して、モード制御論理回路１２０からＷＲＴ　ＭＯＤＥ
モード制御信号を入力として受け、ライン１５４．１５
８を通してアドレス解読論理回路１９０から／ＬＯＣＯ
Ｘ、／ＥＬＫＯＸアドレス制御信号をそれぞれ入力とし
て受ける。

オツシレータ／″／ロック発生器１４０は同期クロック
信号Ｔｏ−Ｔ３４、ＣＬＫＬおよび／ＣＬＫｌを発生す
る。

マスタークロック信号ＣＬＫ１および／ＣＬＫｌ’ｔ、
それぞれライン１６２および１６４を通して出力する。

ライン１６２上のクロック信号ＣＬＫｌは、初期化コー
ド発生器１８０、パワーオン・リセット論理回路１４５
およびアドレス・カウンター１７０へ出力される。ライ
ン１６４上のクロック信号／ＣＬＫ１はパワーオン・リ
セット論理回路１４５へ出力される。

リセット論理回路１３０はリセット命令がデータリンク
素子２０によって送られているかどうか検知し、リセッ
ト命令が出ていればＥＥＳＥＴ信号を発生する。リセッ
ト論理回路１３０は入力としてライン１０７上でＤＩ倍
信号受け、オツシレータ／クロック発生器１４０で発生
したクロック信号Ｔ８を受ける。クロックパルスＴ８の
立上りの間にＤＩ倍信号リセット命令を受けると、ライ
ン１３２を通してモード制御論理回路１２０、アドレス
−カウンター１７０、初期化コード発生器１８０および
パワーオン・リセット回路１４５へＲＥＳＥＴ信号を出
力する。また、パワーオン・リセット論理回路１４５か
ら入力としてライン１４９上でＰＯ−ＲＥＳＥＴ信号を
受げる。ＰＯ−ＲＥＳＥＴ信号が入ると、リセット論理
回路１３０からＲＥＳＥＴ信号を発生する。

モード制御論理回路１２０はデータ貯蔵素子２２の操作
モードを制御する。各データ貯蔵素子２２は三つのモー
ド：読取、書出および初期化において操作できる。実施
例においては、データ貯蔵素子２２は、書出モードにな
いとき常に読取モードにある。さらに、書出モードの間
、データリンク素子２０から受けたデータのコピーを、
データの正確な受３＝ｗ照合するためにデータリンク素
子２０へ送り返すとき、自動データ照合モードｌ有して
いる。

モード制御論理回路１２０は人力として２イン１０８上
でＩＮＰＵＴ−ＤＡＴＡ信号を受け、書出モード命令又
は初期化モード命令がデータリンク素子２０から伝送さ
れたかどうかを決定するために、上記信号のデータ成分
を訳す。

また、ライン１４２上の０ＵＴＰＵＴ−ＤＡＴＡ信号、
ライン１３２上のＲＦ；ＳＥＴ信号、ライン１４Ｂ上の
ＲＥＡＤ−ＰＵＬＳＥタイミングイぎ号、ライン１２５
上のＷＥＴ−ＰＵＬＳＥタイミング信号、ライン１８２
上の初期化コード発生器１８０からのＩＮＩＴ−ＤＡＴ
Ａコード信号、およびそれぞれライン１５２．１５３．
１５６上のメモリーアドレス解読信号ＢＩＴ１０２３、
ＥＩＴＯ，ＥＩＴ６３Ｘを入力として受ける。

モード制御論理回路１２０はライン１２４上でＷＲＴＮ
ｏＤＥ信号を調時解読論理回路１１０へ出力し、ＫＮＩ
ＴＭＯＤＥ信号をライン１２６でアドレス解読論理回路
１９０へ出力する。

モード制御論理回路１２０がデータリンク素子２０が書
出モード命令を伝送したと決定し、アドレス解読信号Ｂ
ＩＴＯ，ＥＩＴ６３Ｘが書出制限メモリー位置が現在ア
ドレスされていると表示しない場合に限り、ライン１２
４上でＷＲＴ　　ＭＯＤＥ：信号を出力する。ＷＲＴ　
ＭＯＤＥ信号は、データ貯蔵素子２２がデータリンク素
子２０から伝送されたデータを受けて、７２．ＬＭ１１
５の現在アドレスされている。書出制限のないメモリー
位置に貯える。

同様に、モード制御論理回路１２０がデータリンク素子
２０が初期化モード命令を伝送したと決定すると、ライ
ン１２６上でＩＮＩＴ　　ＭＯＤＥ信号を出力する。Ｋ
ＮＩＴＭＯＤＥ信号は、データ貯蔵素子２２が初期化モ
ードにあり、データリンク素子２０から伝送されたデー
タを受げてＲＡＭ１１５に貯えることができる状態にあ
ることを示す。

データ貯蔵素子２２が初期化モードにあるとき、メモＩ
Ｊ−アクセスの制限はない。こうして、初期化モードは
初期データ貯蔵又は選択されたメモリー位置への後から
のデータ変更にとって有用であり、読取および／又は書
出アクセスから別に保護することが望ましい。

ライン１３２上にＲＥＳＥＴ信号が現れると、モード制
御論理素子１２０がリセットされ、ＷＲＴ　ＭＯＤＨ又
はＫＮＩＴ　ＭＯＤＥ信号を低い値にリセットすること
により、データ貯蔵素子２２’ｌ読取モードに置く。

出力データ回路１５０はデータリンク素子２０かも伝送
された結合信号を、データ貯蔵素子２２からデータリン
ク素子２０へ送り返すために変調する。好ましくは、′
インピーダンス変調”と呼ばれる受動的変調技術に従っ
て結合信号を変調する。すなわち、入力として受けるデ
ータ信号の状態に従って負荷１５１をデータ貯蔵素子回
路へ接続したり、切ったりする。データリンク素子２０
は、結合信号に現れる負荷１５１での変動を検知し、か
つ、データ貯蔵素子２２から送り返されたーより正確に
は”反射された”−データを得るために、先に１インピ
ーダンス変調”された結合信号を復調することができる
。他の変調手段・技術を用いることもできるが、能動伝
送素子を用いる必要がなく、しかも低コストでエネルギ
ー効率が高く、小形であるという目的にかなうという理
由から、１インピーダンス変調”手段および技術が好ま
しい。上記目的にかなう他の受動変調手段は、能動変調
素子および技術よりも好ましい。

出力データ回路１５０は、ライン１４６．１４４上で調
時解読論理回路１１０から、クロック信号／ｃＬＫ３と
データ信号／ＤＡＴＡ−ＯＵＴを入力として受ける。出
力データ回路１５０は結合信号を／ＣＬＫ３信号および
ＤＡＴＡ−ＯＵＴ信号両方の関数として、特に上記各信
号の逆のＯＲ関数として変調する。その結果、クロック
とデータ両方の情報がデータリンク素子２０へ反射して
返される。デ−タリンク素子２０が同期するのは、この
クロック成分である。

初期化コード発生器１８０は、データリンク素子２０か
ら伝送されたＤＩ信号のデータ成分がデータ貯蔵素子２
２を初期化モードにさせなげればならない初期化コード
を発生する。初期化モードにおいては、データリンク素
子２０はＲＡＭ１１５内のあらゆるメモリー位置へ制限
されない読取および書出アクセスを許される。

初期化コード発生器１８０は１０２３ビツトの準ランダ
ム・シーケンス発生器であり、発生した１０２３ビツト
のシーケンスは初期化コードからなる。準ランダム数発
生器としてアレンジされた１０ビツトのシフト・レジス
ターは適切であることが分かった。このよ５なシフト・
レジスターのアレンジは当業者に周知であり、これ以上
の説明は不要であろ５゜特定のデータ貯蔵素子２２に対
する初期化コードは、データ貯蔵素子２２が作られると
同時にシフト・レジスターのために選択された特定のハ
ードウェア・アレンジによって、好ましくセットされる
。

初期化コード発生器１８０は、入力として、ライン１６
２上でクロック信号ＣＬＫ１を、およびライン１３２上
でＲＥＳＥＴ信号を受ける。そして、プリセットされた
初期化コードケライン１８２上で、ビット連続信号ＩＮ
ＩＴ−ＤＡＴＡとしてモード制御論理回路１２０へ出力
する。

ＣＬＫ１信号は、ライン１８２上に一度に１ビツトずつ
初期化コードをクロックする。ＲＥＳＥＴ信号が現れる
と、初期化コード発生器１８０に第１ビツトでスタート
する１０２３ビツトの準ランダム・シーケンスを送り始
めさせる。

初期化コードの機構には、多くの変化がある。例えば、
単一コードが各データ貯蔵素子２２のそれぞれに割り振
られ、あるいは、同一コードがデータ貯蔵素子２２の選
択された集団に付与され得る。さらに、アドレス解読論
理回路１９０への小さな改訂によって、初期化コードに
よって供給されたアクセス保護がＲＡＭ１１５の各選択
さｈたメモリー位置又はメモリー位置の集団に容易に利
用され得る。

アドレス・カウンター１７０は周知の素子であり、−例
えば４０４０カウンターを用いることができる。アドレ
ス・カウンター１７０は、入力として、ライン１６２上
でクロック信号ＣＬＫ１を、およびライン１３２上でＲ
ＥＳＥＴ信号を受け、バス１７２によってＲＡＭ１１５
の対応するアドレス・ラインＡＯ〜Ａ９に直接接続され
ているアドレス・ラインＡＯ〜Ａ９上で漸増する１０ビ
ツト数を出力する。また、アドレス・ラインＡＯ−７９
は、バス１７２によってアドレス解読論理回路１９０に
並列に接続されている。ライン１３２上ＫＲＥＳＦ；Ｔ
信号が現れると、アドレス・カウンター１７０のアドレ
ス・ラインＡＯ〜Ａ９上の出力をゼロにリセットスる。

１０ビツトのアドレス・カウンターは、最大１０２４メ
モリー位置がアクセスされるデータ貯蔵素子２２の実施
例における使用に適当であるが、アドレス・カウンター
１７０に要求される出力ビットの数は幾らが任意の選択
であるがアクセスされるべきメモリー位置の数の関数で
ある。例えば、２０４８メモリ一位置をもつメモリー素
子が使用されれば、１１ビツトの並列出力を有するアド
レス・カウンターが必要である。あるいは、１０２４メ
モリー位置集団のどの一つがアクセスとして選択される
か決定するために、１０ビツト・カウンターが使用され
、従来のメモリー選択機構が採用され得る。

アドレス解読論理回路１９０は、アドレス・カウンター
１７０によってアドレスラインＡＯ−１９上で発生した
１０ビツトのアドレス値が選択されたＲＡＭ１１５のメ
モリー位置に一致するときを示すアドレス解読信号を発
生する。この信号は、初期化モード以外のすべての操作
モードにおいて、成る選択されたメモリー位置への読取
および／又は書出アクセスを制限するために、モード制
御論理回路１２０および調時解読論理回路１１０によっ
て使用される。

アドレス解読論理回路１９０は、アドレス・バス１７２
上で、入力としてアドレス・カウンターの出力ＡＯ−Ａ
９を受ける。また、入力として、ライン１２６上でＫＮ
ＩＴＭＯＤＩｉ：信号を受ける。これらの入力信号から
、／ＬＯＣＯＸ信号を発生し、ライン１５４上で調時解
読論理回路１１０へ出力する。さらに、ＢＬＫＯＸ信号
を発生し、ライン１５８上で調時解読論理回路１１０へ
出力する。また、それぞれライン１５２、ライン１５３
、ライン１５６上でのモード制御回路１２０への出力と
なるアドレス制御信号ＢＩＴ１０２３、ＥＩＴＯ１ＢＩ
Ｔ６３Ｘを発生する。

アドレス解読論理回路１９０は、メモリー位置０がアド
レス・カウンターの出力ＡＯ〜Ａ９によってアドレスさ
れたとき、低レベルの／ＬＯＣＯ信号を内部発生する。

／ＬＯＣＯＸ信号は、／ＬＯＣＯ信号およびＫＮＩＴ　
ＭＯＤＥ信号の関数であり、／ＬＯＣＯ信号が”ＨＩＧ
Ｈ／偽”又はＫＮＩＴ　ＭＯＤＥ信号が”ＨＩＧＨ／真
”であるとき、換言すれば、データ貯蔵素子２２が初期
化モードにあるか、又はメモリー・ブロック０（０〜６
３ビツト）のメモリー・ワード０（０〜７ビツト）がア
ドレスされていないときにのみ、”ＬＯＷ／真”である
。同様に、／ＥＬＫＯＸ信号は内部発生した／ＥＬＫＯ
信号およびＫＮＩＴ　ＭＯＤＥ信号の関数である。／Ｂ
ＬＫＯ信号はアドレス・カウントＡＯ〜Ａ９が＠６４′
″よりも小さいとき、＠ＬＯＷ／真”である。

／ＢＬＫＯＸ信号は、／ＥＬＫＯ信号が”ＨＩＧＨ／偽
”又はＩＮＩＴ　ＭＯＤＥ信号がＨＩＧＨ７ｇ”である
とき、換言すれば、データ貯蔵素子２２が初期化モード
にあるか、又は現アドレス・メモリー位置が′６３”よ
りも大きいときに、”ＬＯＷ／真”である。ＢＩＴ６３
Ｘ信号は、同様に内部発生した７ＢＩＴ６３信号および
ＫＮＩＴ　ＭＯＤＥ信号の関数である。／ＥＩＴ６３信
号は、内部発生した信号ＢＬＫＯおよびＡＬＬ　　ＢＩ
Ｔ６３の交互の関数である。

ＢＩＴ６３Ｘ信号は／ＢＩＴ６３信号が“ＬＯＷ／真”
で、カッ、ＫＮＩＴ　ＭＯＤＥ　信４ｈ＞ｆ”ＬＯＷ／
偽”（７）！＝＊１Ｃ（７）み”ＨＩＧＨ／真”で、他
の場合には″”ＬＯＷ／偽”となる。／ＢＩＴ６３信号
は、ＡＬＬ　　ＢＩＴ６３信号が′″ＨＩＧＨ／真”で
、かつ、ＥＬＫＯ信号が′″ＨＩＧＨ／真”であるとき
、換言すれば、ブロック００ビツト６３がアドレスされ
ているとき、＠ＬＯＷｌ真である。ＡＬＬＥＩＴ６３信
号は、アドレス出力ＡＯ〜Ａ５が”ＨＩＧＨ／真”であ
るときのみ、′″ＨＩＧＨ７真”であり、それ以外のと
きには′″ＬＯＷ／偽”である。ＢＩＴ１０２３信号は
、アドレス・カウンター出力ＡＯ〜Ａ９がＲＡＡｆｌ１
５の最後のメモリー位ｆ１ｔｌＯ２３に一致するときに
、”ＨＩＧＨ／真”であり、内部発生した信号ＥＬＫ１
５およびＡＬＬＥＩＴ６３の関数である。ＥＬＫ１５傷
号は、Ｒ，４，Ｍ１１５の最後のメモリー・ブロック（
ブロック１５）がアドレスされ、かつ、ブロックの最後
のビット（ビット６３）がアドレスされるたびにＡＬＬ
　　ＢＩＴ６３が”ＨＩＧＨ／真”であるとき、＠ＨＩ
ＧＨ／真”である。それゆえ、ＥＸＴ１０２３信号は、
ＥＬＫ１５およびＡＬＬ　　ＢＩＴ６３信号双方が”Ｈ
ＩＧＩＩ／真のときにのみ”ＨＩＧＨ／真”であり、そ
の他のときには′″ＬＯＷ／偽”である。

第７　（ｃＬ）図は、第６図のデータ貯蔵素子２２の電
力／データ分離器の回路図である。

同図に示すように、コイル２６は好ましくは約０．３μ
Ｈの総インダクタンスを有している。コイル２６と並列
に、例えば１８９Ｆの容量が現れる。

電源／データ分離器１００は、第１・第２のＮチャンネ
ル電界効果型トランジスタ（ＥＦＴ）２００，２０２を
有している。第１のＮチャンネルＦＥＴ　２００は、入
力ライン３５とＬＯＧＩＣＶＣＣ出力端子１０２との間
に接続さｈ１第２のＮチャンネルＦＥＴ　２０２は、入
力ライン３５とＲＡＭ　　ＶＣＣ出力端子１０６との間
に接続されている。

これらのＦＥＴ２００．２０２の各ゲートとドレインは
入力ライン３５に接続されている。第１　ＦＥＴ　２０
０のソースはＬＯＧＩＣＶＣＣ出力端子１０２に接続さ
れ、第２ＦＥＴ　２０２のソースはＲＡＭ　ＶＣＣ出力
端子１０６および１ｐＦのコンデンサー２０８の一端に
接続されている。

ＦＥＴ２００，２０２の各基板は、それぞれのソースに
接続されている。ＬＯＧＩＣＶＣＣ出力端子１０２は、
ＥＥＰ−ＲＯＭでなくＲＡＭが使われているような場合
にはＥＡＭｌｌ　５を除く第７（Ｇ）〜７（ｇ）図中の
すべての素子に対して、操作電圧を供給する。

また、ＲＡＭが使用されている場合には、第３のＮチャ
ンネルＦＥＴ　２０４のゲートとドレインが、バッテリ
ー４２の陽極端子２９αに接続されている。ＦＥＴ　２
０４０ソースと基板は、ＲＡＭ　　ＶＣＣ出力端子１０
６、ＦＥＴ２０２のソースと基板、および１７Ｆのコン
デンサー２０８の一端に接続されている。ＲＡＭ　ＶＣ
Ｃ出力端子１０６は、ＲＡＡｒｌ１５の電源ピンへ電源
電圧を供給する。噂コンデンサー２０８の他端は、ＩＯ
ＫΩの抵抗２１０を通してオペ・アンプ２１２の逆相端
子（−）に接続されている。オペ・アンプ２１２として
は、”ＭＣＩ４５７３″が適切である。オペ・アンプ２
１２の正相端子（＋）は１０にΩの抵抗２１４を通し、
てアースされている。オペ・アンプ２１２の出力は、ラ
イン１０７上でＤＩ信号を出力するシュミット・トリガ
ー２１６の入力に接続されている。

データ・リンク素子２０から伝送された結合信号は、コ
イル２６で受信される。結合信号は、１００　ＫＨｚの
ディジタル・クロック信号により振幅変調された４９Ｍ
Ｈｚのキャリヤ信号と、１００　ＫＨｚ　ビット率ケも
つ分離データ信号とからなっており、ライン３５１１ｔ
通して電力／データ分離器１００に送られる。第１・第
２ＮチヤンネルＦＥＴ２００．２０２はダイオードとし
て作用し、−緒になってＣｕＯ２ＩＣ２４内の分布容量
となり、上記４９ＭＨｚキャリヤ信号のフィルタとして
作用する。残りの信号は、第１ＮチヤンネルＦＥＴ２０
０のソースを通ってＬＯＧＩＣＶＣＣ出力端子１０２へ
出力さね−また、第２ＮチヤンネルＦＦＡＴ　２０２の
ソースを通ってコンデンサ２０８、抵抗２１０、および
オペ・アンプ２１２へ出力される。コンデンサ２０８は
、オペ・アンプ２１２に対し、ＤＣ成分をカットする。

オペ・アンプ２１２のゲイン・バンド幅は４９ＭＨｚ　
よりも非常に狭い力ζ変調信号を追跡するには十分であ
る。その結果、オペ・アンプ２１２は残りのキャリヤ信
号をさらに区別し、出力として増幅されたオリジナルの
ディジタル・クロックとデータ変調信号とを供給する。

シュミット・トリガ２１６は、ＤＩ信号となる明瞭なデ
ィジタル信号をライン１０７上に出力する。

第７（ｂ）図は、第６図のデータ貯蔵素子２２のリセッ
ト論理回路１３００回路図である。

同図に示すように、リセット論理回路１３０はシングル
クーラッチ２２０からなっている。セット人力Ｓはアー
スされ、リセット入力Ｒはライン１４９上でＰＯ−ＲＥ
ＳＥＴ信号に接続され、クロック人力Ｃはオツシレータ
／クロツり発生器１４０から発生したクロック信号Ｔ８
に接続さｈ１データ人力りはライン１０７上でＤＩ信号
に接続さ九逆相出力ｉはライン１３２上のＲＥＳＥＴ信
号からなる。ライン１０７上のＤＩ信号のクロック成分
が１８クロツク・パルスの立上りにおいて″”ＬＯＷ”
であれば、リセット論理回路１３０は正のＥＥＳＥＴ信
号をライン１３２上に発生する。１クロック周期の間に
データリンク素子２０においてキャリヤのクロック変調
をターン・オフすることにより、上記ＲＥＳＥＴ信号の
発生が強制され得る。Ｔ８クロックの周期のタイミング
はＤＩ信号に関して上記の通りでおるので、Ｔ８クロッ
ク・パルスの立上りはＤＩ信号のクロック成分と同一の
時間に起こり、Ｄ−ラッチ２２０を通してＤＩ信号のク
ロック成分の状態ｔ／クロックる。クロック成分が”Ｌ
ＯＷ”であれば、逆相出力ｉを”ＨＩＧＨ”にして、ラ
イン１３２上にＲＥＳＥＴ信号を発生させる。

キャリヤのクロック変調がデータ・リンク素子２０内で
再開されるまで、ＲＥＳＥＴ信号はＨＩＧＨ″のままで
ある。

Ｔ８クロック信号の次のサイクルにおいて、ＤＩ信号の
クロック成分の正の値はＤ−ランチ２２０を通してクロ
ックされ、逆相出力η上のＲｈ５ＥＴ信号は”ＬＯＷ″
になる。

ＤＩ信号のクロック成分の相当数が失われるまで、ＲＥ
ＳＥＴ信号が発生しないように、複数のＤ−ラッチ２２
０を直列に接続し７てもよい。

正のＲＥＳＥＴ信号は、また、パワーオン・リセット回
路１４５がライン４０５上で正のＰＯ−ＲＨｊＳＥＴ信
号を出力するときに、発生する。正のＰＯ−ＲＥＳＥＴ
信号はＤ−ラッチ２２０をリセットし、ＰＯ−ＥＥＳＥ
Ｔ信号が”ＨＩＧＨ’である間、ＲＥＳＥＴ信号を”Ｈ
ＩＧＨ”にする。

この状態は、データ貯蔵素子２２が十分に電源を供給さ
れる前、かつ、ＬＯＧＩＣＶＣＣ出力端子１０２上の電
圧レベルがある最低値よりも低いときに、生ずる。

第７（ｃ）図は、第６図のデータ貯蔵素子２２のモード
制御論理回路１２０の回路図である。

同図において、第１０−ラッチ２３０のデータ人力りは
、２人力ＮＯＲゲート２３４の出力に接続されている。

ＮＯＲゲート２３４の入力の一つは２人力ＡＮＤゲート
２４２の出力に接続され、他の入力は２人力ＮＯＲゲー
ト２３６の出力に接続されている。第２のＮＯＲゲート
２３６の入力は、ＮＯＲゲート２３４の出力およびＤ−
ラッチ２３０のリセット入力Ｒに接続されている。第２
Ｄ−ラッチ２３２のデータ人力りは、ＮＯＲゲート２３
８の出力に接続されている。ＮＯＲゲート２３８の入力
は、２人力ＡＮＤゲート２４６の出力および２人力ＮＯ
Ｒゲート２４ｏの出力に接続されている。ＮＯＲゲート
２４０の入力は、ライン１３２上のＲＥＳＥＴ信号およ
びＮＯＲゲート２３８の出力に接続されている。第２Ｄ
−ラッチ２３２のセット人力Ｓはアースされ、正相出力
Ｑはライン１２６上でＩＮＩＴＭＯＤＥ信号を形成し、
これは第１０〜ラツチ２３００セツト人力Ｓにも接続さ
れ、リセット入力Ｒはライン１３２上でＲＥＳＥＴ信号
に接続され、りａツク人力ＣはＡＮＤゲート２５２の出
力に接続されている。一方、第１０−ラッチのクロック
人力ＣはＡＮＤゲート２５４の出力に接続さね、正相出
力Ｑはライン１２４上でＷＲＴ　　ＭＯＤＥ信号を形成
する。ＡＮＤＮＯゲート２４０入力ライン１４８上でＥ
ＥＡＤ−ＰＵＬＳＥ信号に、ライン１５２上でＥＸＴ１
０２３信号に、および第２Ｄ−ラッチ２３２の逆相出力
ｉに接続されている。ＡＮＤＮＯゲート２４０入力イン
１４８．１５６上で、それぞれＲＥＡＤ−ＰＵＬＳＥ信
号、ＢＩＴ６３Ｘ信号に接続されている。ＡＮＤＮＯゲ
ート２４０入力つはＸＯＲゲート２４４の出力に、また
もう−つの入力はライン１２５上でＷＥＴ−ＰＵＬＳＥ
信号に接続されている。ＡＮＤゲート２４６の入力はラ
イン１２５上でＷＲＴ−ＭＯＤＥ信号に、ＳよびＸＯＲ
ゲート２４８の出力に接続されている。ライン１０８上
のＩＮＰＵＴ−ＤＡＴＡ惜号はＸＯＲゲート２４４．２
４８の各入力に接続され、ＸＯＲゲート２４４のもう一
つの入力はライン１４２上で０ＵＴＰＵＴ−ＤＡＴＡ信
号に接続され、ＸＯＲゲート２４８のもう一つの入力は
ライン１８２上でＩＮＩＴ−ＤＡＴＡ信号に接続されて
いる。ＯＲゲート２５０の入力はライン１３２．１５３
上でそれぞれＲＥＳＥＴ、ＢＩＴｏ信号に接続され、出
力は第１０−ランチ２３０のリセット人力Ｒに接続され
ている。

モード制御論理回路１２０は、データリンク素子２０か
ら書出モード命令が吊されたかどうかを決定する。デー
タ貯蔵素子２２が電源を供給された後、データリンク素
子２０とデータ貯蔵素子２２とは同期する。データ貯蔵
素子２２は、ライン１０８上のＩＮＰＵＴ−ＤＡＴＡ信
号の中の書出モード命令を未だ受けていないので、初め
は読取モードにある。データリンク素子２０は、ビット
連続フォーマットにおいて最初の６４メモリ一位置又は
ビットからなるＲＡＭ１１５のブロックＯにＪけるデー
タの正確なコピーを伝送することにより、書出モード命
令を送る。同時に、データリンク素子２０とデータ貯蔵
素子２２とが同期するので、ＲＡＭ１１５のブロックＯ
Ｖｃ′ｊ６ける対応するアドレス位置のデータが、０か
ら始まるビット連続フォーマットで読み出される。この
データ（工０ＵＴＰＵＴ−ＤＡＴＡ信号を形成し、ライ
ン１４２上でＸＯＲゲート２４４への入力となる。同時
に、データリンク素子２０から出された対応するデータ
・ビットがライン１０８上のＩＮＰＵＴ−ＤＡＴＡとし
て、ＸＯＲゲート２４４に入力される。ＸＯＲゲート２
４４は、データリンク素子２０から出された各データ・
ビットとＲＡＭ１１５からの対応するデータ・ビットと
を比較する。一致した場合には、ＸＯＲゲート２４４か
ら”ＨＩＧＨ”の出力を出す。この出力はＡＮＤゲート
２４２でクロックされ、ＮＯＲゲート２３４への入力と
なる。ＮＯＲゲート２３４．２３６はＸＯＲゲート２４
４の”ＨＩＧＨ″出力”４（”ＬＯＷ’ＫＬ、てラッチ
する入力ラッチを構成し、Ｄ−ラッチ２３０のデータ人
力りへ”ＬＯＷ”入力を供給する。Ｄ−ランチ２３０は
、ライン１５６上でＢＩＴ６３Ｘ信号がアドレス・カウ
ンター１７０の出力ＡＯ〜Ａ９がカウント値６４に達し
たことを示す”ＨＩＧＨ”になったとき、クロックされ
る。データリンク素子２０から伝送され、ＩＮＰＵＴ−
ＤＡＴＡ信号として入力されたデータがＲＡＭ１１５の
最初の６４のメモリー位置のデータと一致するなら、Ｄ
−ランチ２３０のデータ入力りに″ＨＩＧＨ″入力を供
給する。この”ＨＩＧＨ”入力はクロックされて、ライ
ン１２４上への正相出力Ｑとなる。こうして、書出モー
ドがなされる。ビットが比較されなかった場合には、入
力ラッチによってＤ−ラッチ２３０のデータ人力りにラ
ッチされた”ＬＯＷ”信号がライン１２４上へクロック
され、書出モードにはならない。

モード制御論理回路１２０は、また、データリンク素子
２０が初期化モード命令を出したかどうかも決定する。

初期化コード発生器１８０は、ライン１８２上でビット
連続初期化コードＩＮＩＴ−ＤＡＴＡを、ＸＯＲゲート
２４８の入力に出力する。ＸＯＲゲート２４８は、ＩＮ
ＩＴ−ＤＡＴＡ信号を１ビツトずつ、ＩＮＰＵＴ−ＤＡ
ＴＡ信号と比較する。

データリンク素子２０は、データ貯蔵素子２２を初期化
モードにさせるために、１０２３ビツト初期化コードＫ
ＮＩＴ−ＤＡＴＡと正確に合致したデータを伝送する。

ＸＯＲグ−ト２４８で比較した結果、信号が一致した場
合には、”ＨＩＧＨ”入力としてＡＮＤゲート２４６を
通してクロックされ、ＮＯＲゲート２３８．２４０によ
って”ＬＯＷ”にされ、ラッチされる。こうして、Ｄ−
ラッチ２３２のデータ人力りへ＠ＬＯＷ”信号を供給す
る。Ｄ−ラッチ２３２は、ライン１５２上のＥＩＴ１０
２３信号がアドレス・カウンターがカウント値１０２３
に達したことを示して＠ＨＩＧＨ”になったとき、クロ
ックされる。この″ＨＩＧＨ”信号は、次には、ＣＬＫ
１クロック信号の１０２４サイクルが起こったことを示
し、１０２４データ・ビットが受信さｈ〜比較されてい
ることを示す。ＩＮＰＵＴ−ＤＡＴＡ信号と１０２３ビ
ツト初期化コードとの間に差異が見られなかった場合に
は、”ＬＯＷ″信号がライン１２６上ヘクロツクされ、
初期化そ一ドにはならない。差異が検出されれば、”Ｈ
ＩＧＨ”信号がライン１２６上ヘクロツクされ、ＩＮＩ
Ｔ　　ＭＯＤＥ信号が＠ＨＩＧＨ″となり、初期化モー
ドとなる。初期化モードになると、Ｄ−ランチ２３０を
セットするＫＮＩＴ　ＭＯＤＥ信号によって、書出モー
ドも自動的に可能となる。こうして、初期化モードにお
いては、読取又は書出の制限メモリー位置はない。

ライン１３２上のＲＨ：ＳＥＴ信号は、Ｄ−ラッチ２３
２およびＮＯＲゲート２３８．２４０からなる入力ラッ
チをリセットすることにより、ライン１２６上でＩＮＩ
Ｔ　ＭＯＤＥ信号をリセットする。ライン１３２上のＥ
ＥＳＥＴ信号又Ｆ’！５イア　１５３上ノ″”ＨＩＧＨ
”″（１）Ｂ　Ｉ　Ｔ　Ｏ信号は、Ｄ−ラッチ２３０お
よびＮＯＲゲート２３４．２３６からなる入力ラッチを
リセットすることにより、ライン１２４上のＷＲＴ　　
ＭＯＤＥ信号をリセットする。こうして、データ貯蔵素
子２２が十分に電源を供給されるまで、又はデータリン
ク素子２０がリセット命令ケ出し、又はアドレス・カウ
ンター１７０の出力ＡＵ〜Ａ９がＲ，４Ｊ／１１５の最
初の貯蔵ビットと一致し、データ貯蔵素子２２が初期化
モードにないとき、ＷＲＴ　ＭＯＤＥ信号は′″ＬＯＷ
−１１Ｃ保たれる。

第７（ｄ）図は、第６図のデータ貯蔵素子の調時解読論
理回路１１００回路図である。

同図において、入力部１１０αはＮＡＮＤゲート２６゜
とＡＮＤゲート２６４からなっている。ＮＡＮＤゲート
２６０への入力は、第７（ハ図のオシシレー２フ２０フ
２発生器１４０から出されたクロック信号Ｔ１９、Ｔ３
３に接続され、出力はＡＮＤゲート２６４０入力の一つ
に接続されている。ＡＮＤゲート２６４のもう一つの入
力はライン１０７上でＤＩ倍信号接続さね、出力はライ
ン１０８上ｆ）ＩＮＰＵＴ−ＤＡＴＡ信号を形成してい
る。

出力部１１０ｂは、ＮＡＮＤゲート２６８．２７ｏ１２
７２．２７４．２７６．２７８．２８０とＡＮＤゲート
２８２からなっている。ＮＡＮＤゲート２６８の入力は
クロック信号７’１３、Ｔ２２とライン１２４上のＷＲ
ＴＭＯＤＥ信号である。ＨＡＮＤゲート２７０の入力は
オシシレー２フ２０フ２発生器１４０からのクロック信
号Ｔ２．７２Ｂおよびインバータ２８４の出力である。

インバータ２８４の入力はライン１２４上のＷＲＴ　　
ＭＯＤＥ信号に接続されている。ＮＡＮＤゲート２７２
の入力はオシシレー２フ２０フ２発生器１４０からのク
ロック信号Ｔ３、Ｔ１２である。同様に、ＮＡＮＤゲー
ト２７６の入力はオシシレー２フ２０フ２発生器１４０
からのクロック信号ＴＯ。

Ｔ１７である。ＮＡＮＤゲート２７６の出力はライン１
４６上の／ＣＬＫ３信号であり、ＮＡＮＤゲート２６８
の出力はＨＡＮＤゲート２８０の入力の一つおよびＨＡ
ＮＤゲート２８２の人力の一つに接続され、ＮＡＮＤゲ
ート２７０の出力はＮＡＮＤゲート２８０の他の入力、
ＮＡＮＤゲ−トコ８２０入力の一つ、およびインバータ
２８６０入力に接続されている。インバータ２８６の出
力は、ライン１４８上のＲＥＡＤ−ＰＵＬＳＥ信号であ
る。ＮＡＮＤゲート２７２の出力はＡＮＤゲート２８２
０入力の一つ、およびインバータ２８８の入力に接続さ
れ、インバータ２８８の出力はＨＡＮＤゲート２７４の
入力の一つに接続されるとともに、ライン１２５上でＷ
ＲＴ−ＰＵＬＳＥ信号となる。ＮＡＮＤゲート２７４へ
の他の入力は、ライン１２４，１５８上の−１１１ぞｔ
ｌ−ＷＲＴ　ＭＯＤＥ信号、／ＢＬＫＯＸ信号である。

ＮＡＮＤゲート２７４の出力はライン１１７上で／ＷＲ
ＩＴＥ信号となり、ＡＮＤゲート２８２の出力はライン
１１８上で／ＥＮＡＢ信号となる。ライン１４２．１５
４上のそれぞれ０ＵＴＰＵＴ−ＤＡＴＡ信号、／ＬＯＣ
ＯＸ信号およびＮＡＮＤゲート２８０の出力が、ＮＡＮ
Ｄゲート２７８の入力に接続され、ＮＡＮＤゲート２７
８の出力はライン１４４上で７ＤＡＴＡ−ＯＵＴ信号と
なる。

調時解読論理回路１１０はデータリンク素子２０とデー
タを送・受信するタイミングを同期制御するための信号
、およびＲＡＭ１１５とのデータの読取・書出のタイミ
ングの制御をするための信号ｔ、絶えず発生する。また
、オツシレータ／クロック発生器１４０にクロック信号
を発生させるために、データ貯蔵素子２２がデータリン
ク素子２゜から最初に十分な電源を供給されたときから
、リセットされなくても、連続的に操作状態にある。

調時解読論理回路１１００入力部１１０αは、ライン１
０７上でＤＩｉ号を受ける。ＤＩ信号は、データリンク
素子２０から伝送されたクロック成分およびデータ成分
の両方からなる。入力部１１０ｃＬはＨＡＮＤゲート２
６ｏの出力である内部ゲート信号ＤＡＴＡ−ＷＩＮＤＯ
Ｗ　’１発生する。このＤＩ信号に関係するゲート信号
のタイミングは、ＤＩ信号のデータ成分が現われている
間は”ＨＩＧＨ”であり、ＤＩ信号のクロック成分が現
われている間は″”ＬＯＷ”である。ＡＮＤゲート２６
４は入力としてＤＡＴＡ−ＷＩＮＤＯＷ信号およびＤＩ
信号の両方を受けるので、その出力はライン１０８上の
ＩＮＰＵＴ−ＤＡＴＡ信号であるが、クロック成分を伴
ったＤＩ信号と、残りのデータ成分のみとからなる。

調時解読論理回路１１０の出力部１１０ｂは、出力デー
タ回路１５０によって結合信号の変調のタイミングを制
御し、データリンク素子２０から受けたデータを貯える
ためのＲＡＭ１１５のタイミングを制御する三つのタイ
ミング制御信号／ＶＥＲ−ＰＵＩＳＥ、／ＲＥＡＤ−Ｆ
ＵＬＬ！３Ｂおよび／ＷＲＴ−ＰＵＬＳＥ　’ｔ−発生
する。さらに、クロック信号をデータリンク素子２０へ
反射するために結合信号を変調するのに用いられるクロ
ック信号／ＣＬＫ３も発生する。本発明では論理設計を
ＩＣ内に具現するととχ意図しているが、この意図を達
成するためにより少ないゲートしか使わないという理由
から、出力部１１０６は好ましくは負論理で構成される
。しかし、調時解読論理回路１１０のような論理回路で
は負論理と同様に正論理も使われ、どちらの論理でも等
測的に機能し、同等の結果を与える。

データ貯蔵素子２２が書出モードにあり、クロック信号
７’１３、Ｔ２２の両方が”ＨＩＧＨ″′のとき、′″
ＬＯＷ／真”の／ＶＥＲ−ＰＵＬＳＥ信号が発生する。

また、データ貯蔵素子２２が書出モードになく、クロッ
ク信号Ｔ２、Ｔ２Ｂが両方とも’ＨＩＧＨ″′のとき、
”ＬＯＴＩＶｌ真”の／ＲＥＡＤ　　ＰＵＬＳＥ信号が
発生する。’ＬＯＷ／真”の／ＷＲＴ−ＰＵＬＳＥ信号
は、データ貯蔵素子２２の操作モードに関係なく、クロ
ック１ｇ号Ｔ３、Ｔ１２がともに′″ＨＩＧＨ”のとき
、常に発生する。第１９図に示すように、／ＲＥＡＤ−
ＰＵＬＳＥ、／ＷＲＩＴＥ−ＰＵＬＳＥおよび／ＶＥＲ
−ＰＵＬＳＥ信号は、それらがそこから発生する出力ク
ロック信号よりも顕著に小さい間は引き続いて起こり、
互いに重畳しない同期パルスである。

ＲＥＡＤ−ＰＵＬＳＥ信号は／ＲＥＡＤ−ＰＵＬＳＥ信
号の逆相信号であり、ライン１４８上で出力され、アド
レス解読論理回路１９０からの信号ＢＩＴ１０２３、Ｅ
ＩＴ６３Ｘと共に、モード制御論理回路１２０のＤ−ラ
ッチ２３０．２３２をクロックするために使われる。／
ＥＥＡＤ−ＰＵＬ−８Ｅ信号はＮＡＮＤゲート２８０に
おいて／ＶＥＲ−ＰＵＬ−８Ｅ信号と結合し、ライン８
１上に同期信号Ｖ／Ｅ’ｌ１発生する。同期信号Ｖ／Ｂ
は／ＲＥＡＤ−ＰＵＬＳＢ信号か／ＶＥＲ−ＰＵＬＳＥ
信号のいずれかが”ＬＯＷｌ真”であれば、”ＨＩＧＨ
７真”となり、′″ＬＯＷ″の／ＶＥＲ−ＰＵ−ＬＳＥ
又は／ＲＥＡＤ−ＰＵＬＳＥ信号が発生したときのライ
ン１４４上の７ＤＡＴＡ−ＯＵＴ信号のように、ライン
１４２上の０ＵＴＰＵＴ−ＤＡＴＡ　信号を出力データ
回路１５０へ同期してゲートする。／ＤＡＴＡ−ＯＵＴ
信号は、出力データ回路１５０によってデータリンク素
子２０へ送り返された情報のデータ成分である。″ＬＯ
Ｗ″′の／ＤＡＴＡ−ＯＵＴ信号は′″ｌ”データ・ビ
ットに相当し、′″ＨＩＧＨ″の／ＤＡＴＡ−ＯＵＴ信
号は″″Ｏ″Ｏ″データットに相当する。

出力部１１０６はＴＯ，Ｔ３３信号がともに”ＨＩＧＨ
”のとき”ＬＯＷ”である同期クロック信号／ＣＬＫ３
”ｉ。

クロック出力信号ＴＯ１’２’１７から発生する。この
信号／ＣＬＫ３は、出力データ回路１５０によってデー
タリンク素子２０へ反射された情報のクロック成分から
なる。第１９．２０図に示すように、／ＣＬＫ３の逆相
であるＣＬＫ３パルスの相対的タイミングは、ＲＥＡＤ
−ＰＵＬＳＥ信号の発生に先行し、ＶＥＥ−ＰＵＬＳＥ
信号の発生に追従している。換言すれば、出力部１１０
ｂは各信号を次のような同期で連続的に、同期して、順
序よく発生しているまず、ＣＬＫ３信号が発生し、次に
ＲＥＡＤ−ＰＵＬ！１１７：信号が発生し、ＷＲＴ−Ｐ
ＵＬ！ｉＢ信号が発生し、ＶＥＲ−ＰＵＬＳＥ信号が発
生し、続いて次の同期のＣＬＫ３信号が発生する。／Ｃ
ＬＫ３信号は／ＤＡＴＡ−ＯＵＴ信号と同様に、”ＬＯ
Ｗ”が真のクロック・パルスに相当ＬＡ′″ＨＩＧＨ”
が偽のクロック・パルス罠相当する。

／ＲＥＡＤ−ＰＵＬＳｊｆ：、／ＷＲＴ−ＰＵＬＳＥ、
／”／ＥＲ−ＰＵＬＳＥ信号は、ＡＮＤゲート２８２で
結合し、ライン１１８上に７ＥＮＡＢ信号を出力する。

／ＥＮＡＥ信号は、パワーオン・リセット回路１４５を
通して、／ＲＥＡＤ−ＰＵＬＳＥ１／ＷＲＴ−ＰＵＬ’
ｌＢ、／ＶＥＲ−ＰＵＬＳＥ信号のどれか一つが”ＬＯ
Ｗ／真”になると同時に、ＲＡＭ１１５にデータを読み
取るべき、又はＲＡＭ１１５からデータを書き出すべき
時であることを示す。

／ＷＥＴ−ＰＵＬＳＫ：信号の逆相であるＷＥＴ−ＰＵ
ＬＳＥ信号は、ＮＡＮＤゲート２７４でライン１２４上
のＷＲＴＭＯＤＥ信号およびライン１５８上の／ＢＬＫ
ＯＸ信号と結合して、ライン１１７上に／ＷＲＩ　Ｔ　
Ｅ信号を出力する６ＷＲＴ−ＰＵＬＳＥ信号が−ＨＩＧ
Ｈ”でＲＡＭ１１５から書き出すべきとき、ＷＲＴ　Ｍ
ＯＤＥと／ＢＬＫＯＸ信号が＠ＨＩＧＨ”でデータ貯蔵
素子２２が書出モードにあり、アドレス・カウンター１
７０が現在メモリー位置をブロック０にアドレスしてい
ないとき、又はデータ貯蔵素子２２が初期化モードにあ
るとき、／ＷＥＩＴＥ信号は＠ＬＯＷ”になり、ＲＡＭ
１１５にライン１０８上のＩＮＰＵＴ−ＤＡＴＡ信号を
貯んさせる。

第７（−）図は、第６図のデータ貯蔵素子のアドレス・
カランター１７０、アドレス解読論理回路１９０および
ＲＡＭＩ　１５の回路図である。

アドレス・カウンター１７０は並列の１２ビツト出力を
有するシーケンシャル・カウンターであり、１２ビツト
出力のうち１０ビツトの出力がメモリー位置’ｆｌＲＡ
Ｍ１１５内にアドレスするために使われている。こうし
て、１０２４個のアドレス位置がアクセス可能である。

アドレス・カウンター１７０は、”４０４０″型又はそ
れと同等のカウンターが適当であり、ライン１６２，１
３２上でそれぞれＣＬＫｌ、ＲＥＳＥＴ信号に接続され
た入力ＣＬＫ、、Ｒ３Ｔを有している。

Ｒ，ＬＭ１１５は、実施例において、１０２４の個々に
アドレス可能なメモリー位置を有する１Ｋｘ１のスタテ
ィックなＲＡＭチップであり、”ＨＭ−６５０８”かそ
れと同等のＲＡＭが適当である。もちろん、異なる用途
のために必要なら、ＩＫ以上又は以下の容量のメモリー
を任意に選定することができる。あるいはまた、データ
保存のためのボード上での電源供給を不要にするために
、ＥＥＰ−ＲＯＭｔ用いることも好ましい。ＲＡＭ１１
５は１０の並列のアドレス人力ＡＯ−Ａ９′を有し、こ
れらはアドレス・カウンター１７０の対応する出力に接
続されている。ＲＡＭ１１５はライン１０８上でＩＮＰ
ＵＴ−ＤＡＴＡ信号からビット連続の入力データを受け
、さらに入力として、ライン１１７上で７ＷＲＩＴｇ信
号を、ライン１４７上で／Ｅ倍信号受け、ライン１４２
上でＤｏ比出力ら、０ＵＴＰＵＴ−ＤＡＴＡ信号である
ビット連続データを出力する。

アドレス解読論理回路１９０は、ＯＲゲート２９２．３
０８．３１２、ＮＯＲゲート２９４．２９８．３０６．
３１４、ＨＡＮＤゲート３０２．３０４．３０５、ＡＮ
Ｄゲート２９６．３１０およびインバータ３００からな
る。

ＡＮＤゲート２９６は、アドレス・カウンター１７０の
出力Ａ６〜Ａ９に接続された入力を有している。ＯＲゲ
ート２９２は、アドレス・カウンター１７０の出力Ａ３
〜Ａ５および／ＢＬＫＯ信号をなすインバータ３００の
出力に接続された入力を有している。ＮＯＲゲート２９
４はアドレス・カウンター１７０の出力Ａ６〜Ａ９に接
続された入力を有している。ＡＮＤゲート２９６の出力
であるＥＬＫ１５信号はＡＮＤゲート３１０の一方の入
力に接続され、ＡＮＤゲート３１０の他方の入力はＡＬ
Ｌ　　ＢＩＴ６３信号をなすＮＯＲゲート３０６の出力
に接続されている。ＯＲゲート２９２の出力は／ＬＯＣ
Ｏ信号をなし、ＮＯＲゲート２９８およびＯＲゲート３
１２の各入力に接続されている。ＮＯＲゲート２９８の
他の入力はアドレス・カウンター１７０の出力ＡＯ−Ａ
２に接続され、その出力はライン１５３上でＥＩＴＯ信
号をなす。ＮＯＲゲート２９４の出力はＢＬＫＯ信号を
なし、ＮＡＮＤゲート３０５の入力、およびインバータ
３００を通してＯＲゲート３０８０入力にそれぞれ接続
されている。ＮＡＮＤゲート３０５の他方の入力は、Ｎ
ＯＲゲート３０６の出力に接続されている。

ＯＲゲート３０８の他方の入力は、ライン１２６上でＫ
ＮＩＴ　ＭＯＤＥ信号に接続され、その出力はライン１
５８上で／ＥＬＫＯＸ信号ｔなす。ＮＡＮＤゲート３０
２の入力はアドレス・カウンター１７０の出力ＡＯ〜Ａ
２に接続さ％その出力はＮＯＲゲート３０６の入力に接
続されている。ＮＡＮＤゲート３０４の入力はアドレス
・カウンター１７０の出力Ａ３〜Ａ５に接続され、その
出力はＮＯＲゲート３０６の他方の入力に接続されてい
る。ＮＡＮＤゲート３０５の出力は／ＢＩＴ６３信号を
なし、ＮＯＲゲート３１４の一方の入力に接続されてい
る。ライン１２６上のＩＮＩＴ　ＭＯＤＥ信号はＮＯＲ
ゲート３１４の他方の入力およびＯＲゲート３１２の一
方の入力に接続されている。

ＡＮＤゲート３１Ｏの出力はライン１５２上のＢＩＴ１
０２３信号であり、ＯＲゲート３１２の出力はライン１
５４上の／ＬＯＣＯＸ信号であり、ＮＯＲゲート３１４
の出力はライン１５６上のＢＩＴ６３Ｘ信号である。

アドレス・カウンター１７０はクロック信号ＣＬＫ１が
立ち下がるたびに、ＥＡＭｌｌ　５のアドレス・ライン
ＡＯ〜Ａ９上でカウントを増す。アドレス・ラインＡＯ
−Ａ９上の値が変わってしばらくして、ＷＲＴ−ＰＵＬ
ＳＥ信号が発生してＲＡＭ１１５Ｆａ’作動させ、デー
タ貯蔵素子２２が書出モードにあり、かつ、その他のア
ドレス依存条件が満足されるなら、書出可能になる。モ
ード条件とアドレス条件とが満足されるなら、ライン１
０８上のＩＮＰＵＴ−ＤＡＴＡの現在の状態がＲＡＭ１
１５の現アドレス・メモリー位置に貯えられる。その後
しばらくして、／ＶＥＲ−ＰＵＬＳＥ信号が発生して再
びＲＡＭ１１５Ｙ作動させ、直前の書出周期に貯えられ
たデータ・ビラトラ、ライン１４２上に０ＵＴＰＵＴ−
ＤＡＴＡ　信号として出力する。読込モードにおいて、
アドレス・ラインＡＯ〜Ａ９上の値が変わってからしば
らくして、／ＲＥＡＤ−ＰＵＩＳＥ信号が発生すると、
ＲＡＭ１１５が作動し、現アドレス・メモリー位置に貯
えられているデータ・ビット’にライン１４２上に０Ｕ
ＴＰＵＴ−ＤＡＴＡ　信号として出力する。書出・読込
のどちらのモードにおいても、クロック信号ＣＬＫ１に
よって再クロックされると、アドレス・カウンター１７
０は７？、４Ｍ１１５のアドレス・ラインＡＯ〜Ａ９上
でアドレス・カウントを増す。

アドレス・カウンター１７０の出力Ａ３〜Ａ９がすべて
”ＨＩＧＨ”なら、アドレスされているＲＡＭ１１５の
論理メモリー位置は、ブロックＯのワードＯである。ブ
ロック０のワードＯにおけるメそリー位置が（ブロック
００ビツト０〜７に）アドレスされているなら、／ＬＯ
ＣＯ信号をなすＯＲゲート２９２の出力は＠ＬＯＷｌ真
”である。

しかし、アドレス・カウンター１７０のＡ３出力が、ア
ドレス・カウントが値１８”になったことを示して′″
ＨＩＧＨ”になると、ＯＲゲート２９２からの／ＬＯＣ
Ｏ信号は”ＨＩＧＨ／偽”となる。アドレス・カウンタ
ー１７０のＡ３〜Ａ５出力が＠ＬＯＷ”で、かつ、イン
バータ３００からの出力である／ＢＬＫＯ信号がブロッ
ク０のワード０（ビットＯ〜７）がアドレスされている
ことを示して′″ＬＯＷ／真”であるとき以外は、／Ｌ
ＯＣＯ信号は′″ＩＩＩＧＨ／偽”である。

ＮＯＲゲート２９４からの出力ＢＬＫＯ信号の逆相信号
である／ＥＬＫＯは、ＢＬＫＯ信号が”ＨＩＧＨ／真”
であるとき、”ＬＯＷ／真”である。アドレス・カウン
ター１７０のＡ６〜Ａ９出力がアドレス値が１６４１よ
りも小さい、換言すれば、アドレス値がブロックＯにあ
ることを示してすべて＠ＬＯＷ″であるとき、ＢＥ、Ｋ
Ｏ倍信号”ＨＩＧＨ／真”である。アドレス・カウンタ
ー１７０の出力Ａ６〜Ａ９のいずれか一つが、アドレス
値が”６３”よりも太きい、すなわちブロック０の外に
アドレスされていることを示して″ＨＩＧＨ”であると
き、ＢＬＫＯ信号は″”ＬＯＷ／偽”になり、それと逆
相の／ＢＬＫＯ信号は”ＨＩＧＨ／偽”になる。

それぞれライン１５８．１５４上でＯＲゲート３０８．
３１２によって出力される信号／ＢＬＫＯＸと／ＬＯＣ
ＯＸは、互いに同様の方法で形成される。／ＢＬＫＯＸ
信号は、／ＢＬＫＯ信号とライン１２６上のＩＮＩＴ　
　ＭＯＤＥ信号のＯＲ関数であり、／ＢＬＫＯ信号がメ
モリー位置がブロックＯの外側（アドレスされているこ
とを示して”ＨＩＧＨ／偽”であるとき、又は、ＩＮＩ
Ｔ　ＭＯＤＥ信号が初期化モードにあることを示して＠
ＨＩＧＨ／真”であるとき、”ＨＩＧＨ／偽”である。

／ＬＯＣＯＸ信号は／ＬＯＣＯ信号とライン１２６上の
ＩＮＩＴ　ＭＯＤＦ；信号とのＯＲ関数であり、／ＬＯ
ＣＯ信号がビットがワード０の外側にアドレスされてい
ることを示して″”ＨＩＧＨ／偽”であるとき、又は、
ＩＮＩＴ　ＭＯＤＥ信号が′″ＨＩＧＨ７真”であると
き、”ＨＩＧＨ／偽”である。

ＡＮＤゲート２９６から出力されるＥＬＫ１５信号は、
アドレス・カウンター１７０の出力Ａ６〜Ａ９が、ＲＡ
Ｍ１１５０６４個のメモリー位置の最後のブロックであ
るブロック１５内にアドレス値があることを示して’Ｈ
ＩＧＨ”であるとき、″”ＨＩＧＨ／真”である。上記
出力Ａ６〜Ａ９のいずれか一つが、アドレス値がブロッ
ク１５内にないことを示して’ＬＯＷ”であるとき、Ｂ
ＬＫ１５信号は”ＬＯＷ／偽”となる。

ＮＯＲゲート２９８からライン１５３上に出力されたＢ
ＩＴＯ信号は、／ＬＱＣＯ信号がブロック０のワード０
がアドレスされていることを示して“ＬＯＷ／真”であ
り、かつ、ワード０のビットＯがアドレスされているこ
とを示してアドレス・カウンター１７０の出力ＡＯ〜Ａ
２がすべて′″ＬＯＷ″であるとき、”ＨＩＧＨ／真”
である。それ以外の場合には、ＥＩＴＯ信号は″ＬＯＷ
／偽”である。

ＮＡＮＤゲート３０５からの出力／ＢＩＴ６３信号がＬ
ＯＷ／真”であることは、ブロック００ビツト６３、す
なわちブロック０の最後のビットがアドレスされている
ことを示している。／ＢＩＴ６３信号は、ＢＬＫＯ信号
が”ＨＩＧＨ７真”で、かつ、アドレス・カウンター１
７０の出力ＡＯ−Ａ５がすべて′″ＨＩＧＨ”のとき、
″ＬＯＷ／真”である。このように、／ＢＩＴ６３信号
はブロック０の最後のビットがアドレスされている限り
′″Ｚ、ＯＷ／Ｘ″となり、他のときＫは”ＨＩＧＨ／
偽”となる。

ＮＯＲゲート３０６からの出力であるＡＬＬ　　ＢＩＴ
６３信号は、ＡＮＤゲート３１０でＢＬＫ１５信号と結
合して、ライン１５２上にＢＩＴ１０２３信号を出力す
る。ＢＩＴ１０２３信号は、ブロック１５の最後のビッ
ト、すなわちビット１０２３がアドレスされていること
を示して、ＥＬＫ１５およびＡＬＬ　　ＢＩＴ６３信号
の両方が−ＨＩＧＨ／真”であるとき、”ＨＩＧＨ／真
”である。

／ＢＩＴ６３信号はＮＯＲゲート３１４でＩＮＩＴＭＯ
ＤＥ信号と結合して、ライン１５６上にＢＩＴ６３Ｘ信
号を出力する。ＢＩＴ６３Ｘ信号は、データリンク素子
２０からの６４ビツト・データとＲＡＭ１１５とが比較
された後、モード制御論理回路１２０内でＤ−ラッチ２
３０をクロックするために使われる。／ＢＩＴ６３信号
がＬＯＷ／真”、およびＩＮＩＴ　ＭＯＤＥ信号が−Ｌ
ＯＶＶ／偽′であるとき、ＢＩＴ６３Ｘ信号は”ＨＩＧ
Ｈ／真’である。このように、データ貯蔵素子２２が初
期化モードにあるとき、ＥＩＴ６３Ｘ信号はＤ−ラッチ
２３０をクロックしない。初期化モードにおいては、”
ＨＩ　Ｇ　Ｈ／真”のＫＮＩＴ　ＭＯＤＥ：信号がＤ−
ラッチ２３０をセットするために使われるので、Ｄ−ラ
ッチ２３０をクロックする必要がある。こうして、自動
的に書出モードになる。

第７（ｆ）図は、第６図のデータ貯蔵素子２２のオツシ
Ｖ−タ／クロック発生器１４００回路図である。

同図において、リング・オツシレータがインバータ３５
０〜３８４０３５個のインバータからなっている。イン
バータ３５０〜３８４としては、実施例ではＣｕＯ２の
＝４０６９”を用いている。クロック信号ＴＯ１Ｔ２、
Ｔ３、Ｔ８、Ｔ１２、Ｔ１３．７’１７、Ｔ１９、Ｔ２
２、Ｔ２ＢおよびＴａ２が、それぞれインノ（−夕３５
０．３５λ３５３．３５８．３６２．３６３．３６７．
３６９．３７λ３７８および３８３の後で、リング・オ
ツシレータから引き出されている。インバータ３８４の
出力は直列のインノ（−夕３８５．３８６に接続され、
イン／く一部３８５の出力はマスター・クロック信号Ｃ
ＬＫ１で１、インノく一部３８６の出力はＣＬＫｌの逆
相であるマスター・クロック信号／ＣＬＫ　１である。

実施例において、オツシレータ／クロック発生器１４０
は公称１００　ＫＨｚで作動する。発振周波数は、デー
タリンク素子２０からデータ貯蔵素子２２に供給された
電源電圧のレベルに依存する。実際には、３〜４Ｖのレ
ベルの電源電圧が公称１１００ｆＨの発振周波数を得る
のに必要である。公称１１００ｆｆｆの発振周波数を正
確に維持するために、電源電圧が調整される。公称１１
００ＪｒＨの周波数において、各クロック信号の周期は
１０μｓａＣである。インバータ３５０の出力とインバ
ータ３８４の出力との間の伝播遅れは５μａｇｅである
。オツシレータ／クロック発生器１４０は電源が供給さ
れている限り、連続的に作動しリセットされない。

第７（ｇ）図は第６図のデータ貯蔵素子２２の出力デー
タ回路１５００回路図である。

同図に示すように、出力データ回路１５０は、ＨＡＮＤ
ゲート３０８からなり、その入力はそれぞれ調時解読論
理回路１１０からライン１４６，１４４に出力された／
ＣＬＫ３信号と／ＤＡＴＡ−ＯＵＴ信号に接続さね、そ
の出力は４．５にΩの抵抗１５１′ｆｆ：通してアース
されている。

機能上、出力データ回路１５０は能動的モジュレータと
いうよりも受動的モジュレータである。ＮＡＮＤゲート
３０８の出力は、／ＣＬＫ３信号が”ＬＯＷ’、又は／
ＤＡＴＡ−ＯＵＴ信号が＠ＬＯＷ’のとぎ、″”ＨＩＧ
Ｈ”となり、上記二つの信号がともに”’ＨＩＧＨ＝の
ときのみ、＠ＬＯＷ”となる。４．５にΩの抵抗１５１
がデータリンク素子２０から伝送された結合信号に現れ
たデータ貯蔵素子２２の総負荷の一部であるかどうかを
決定する出力状態にるるスイッチとして、ＨＡＮＤゲー
ト３０８が動作する。

抵抗１５１は、ＨＡＮＤゲート３０８の出力が″ＨＩＧ
Ｈ“のとき回路内に取りこまれ、出力が”ＬＯＷ”のと
き回路から切Ｖ離される。抵抗１５１を結合信号に現れ
ている回路内ヘスイツチすると、第１８図、２０図に示
すように、変調されたキャリヤ信号の電圧にわずかな低
下が生ずる。

この変化はデータリンク素子２０において検知さ′ＦＬ
Ｓ／ＣＬＫ３、／ＤＡＴＡ−ＯＵＴ信号からデータとク
ロックの情報金得る。

データリンク素子２０がデータ貯蔵素子２２に接近して
いないとき、又は遠ざけられるとき、ＲＡＭ１１５への
電源を維持するのは困難であり、ＲＡＭＬ　１５に貯え
られているすべてのデータは失われる。

第７（ん）図は、第６図のデータ貯蔵素子２２のパワー
オン・リセット回路１４５０回路図である。

同図に示すように、パワーオン・リセット回路１４５眸
金属−酸化物−シリコン電界効果型トランジスタＣＭＯ
Ｓ−ＦＥＴ＞４０４〜４８６からなっている。

ＦＥＴ４４８．４５０．４５２．４５４．４５６．４５
＆４６０．４６２．４６４および４６６は、第１０−ラ
ッチ配置に接続されている。これらの配置のうち、名一
対のＦＨ：Ｔ４４８と４５０．４６４と４６６は、それ
ぞれＣＬＫＬ／ＣＬＫ１信号によってクロックされたと
き、論理レベルを各入力上に通すパス・ゲートとして作
用する。

一方、ＦＦ：Ｔ４６８．４７０．４７２．４７４．４７
６、４７８．４８０．４８２．４８４お↓び４８６は第
２Ｄ−ラッチ配置に接続され、上記第１０−ラッチ配置
と共にマスター・スレーブ配列をなしている。第２Ｄ−
ラッチ配置のうち、各一対のＦＥＴ　４６８と４７０，
４８４と４８６は、それぞれ／ＣＬＫＬ、ＣＬＫ１信号
によってクロックされたとき、論理レベルを各入力上に
通すパス・ゲートとして作用する。

ＰチャンネルＦＥＴ　４４８．４８４の各ゲートは、と
もにライン１６２上のＣＬＫＬ信号に接続さｔＬＳＰチ
ャンネルＦＥＴ４６４．４６８の各ゲートはともにライ
ン１６４上の／ＣＬＫ１信号に接続さｔＬ、Ｎチャンネ
ルＦＥＴ４５０゜４８６の各ゲートはともに２イン１６
４上の／ＣＬｆｌ信号に接続さね、ＮチャンネルＦＥＴ
４６６．４７０の各ゲートはともにライン１６２上のＣ
ＬＫ１信号に接続されている。ＰチャンネルＦＥＴ４４
ＢのソースとＮチャンネルＦＥＴ４５０のドレインとが
、Ｖ　　ＢＡＴＴ端子２９αに接続さ汰ＦＥＴ４４Ｂの
ドレインとＦＥＴ４５０のソースとがＰチャンネルＦＥ
Ｔ４６４のドレイン、ＮチャンネルＦＥＴ４６６のソー
ス、ＮチャンネルＦＥＴ４５８のゲートおよびＰチャン
ネルＦＥＴ４５２のゲートに接続されている。Ｐチャン
ネルＦＥＴ４５２のソースはＶ　　ＢＡＴり端子２９Ｇ
に接続され、そのドレインはＮチャンネルＦＥＴ４５８
のトレイン、ＰチャンネルＦＥＴ４６Ｂのソース、Ｎチ
ャンネルＦＥＴ４７０のドレイン、およびＰチャンネル
ＦＥＴ４５４とＮチャンネｆｉｙＦＥＴ４６０の各ゲー
トに接続されている。ＰチャンネルＦＥＴ４５４０ソー
スはＶ　　ＢＡＴＴ端子２９（ｌに接続さべそのドレイ
ンはＰチャンネルＦＥＴ４５６のソースに接続されてい
る。ＰチャンネルＦＥＴ４５６のドレインは、Ｎチャン
ネルＦｌｆ：Ｔ４６０゜４６２の各ドレイン、Ｐチャン
ネルＦＥＴ４６４のソースおよびＮチャンネルＦＥＴ４
６６のドレインに接続されている。ＮチャンネルＦＥＴ
４５Ｂ、４６０，４６２の各ソースは、アースされてい
る。ＰチャンネルＦＥＴ４５６とＮチャンネルＦＥＴ　
４６２の各ゲートは、ライン１４９上のＰＯ−ＲＥＳＥ
Ｔ信号に接続されている。

ＰチャンネルＦＥＴ　４６８のドレインとＮチャンネル
ＦＥＴ４７０のソースは、ＰチャンネルＦＥＴ４８４の
ドレイン、ＮチャンネルＦＥＴ　４８６のソースおよび
Ｐチャンネル４７２とＮチャンネルＦＥＴ　４７６の各
ゲートに接続されている。ＰチャンネルＦＥＴ　４７２
．４８０の各ソースはＶ　　ＢＡＴＴ端子２９ｇに接続
され、ＦＥＴ４７２のトレイン４１ＦＥＴ　４７４１７
）ソースＶＣ接続され、ＦＥＴ４８０のドレインはＮチ
ャンネルＦＥＴ４８２のドレイン、ＰチャンネルＦＥＴ
４８４のソース、およびＮチャンネルＦＥＴ４８６のド
レインに接続されている。ＰチャンネルＦＥＴ４７４の
ゲートは、ＮチャンネルＦＥＴ４７Ｂのゲートおよびラ
イン１４９上のＰＯ−ＲＥＳＥＴ信号に接続され、その
ドレインはＮチャンネルＦ）ｆ：Ｔ４７６．４７８の各
ドレイン、ＮチャンネルＦＥＴ４８２とＰチャンネルＦ
ＥＴ４８０の各ゲート、およびＮチャンネルＦＥＴ　４
２６とＰチャンネルＦＥＴ４２２の各ゲートに接続され
ている。ＮチャンネルＦＥＴ４７６．４７８．４８２の
各ソースは、すべてアースされている。

四つのＦＥＴ　４０４．４０６．４０８．４１０はシュ
ミット・トリガーを構成している。三つの直列ＦＥＴ　
４０４．４０６．４０８の各ゲートは、ＬＯＧＩＣＶＣ
Ｃ端子１０２に接続されている。ＦＥＴ４０４はＰチャ
ンネルＦＥＴで、ドレインがＮチャンネルＦＥＴ４０６
のドレインに接続され、ソースがＶ　ＥＡＴＴ端子２９
ｅＬに接続されている。ＮチャンネルＦＥＴ　４０６は
、ソースがＮチャンネルＦＥＴ４０８のドレインに接続
され、ＦＥＴ４０８のソースはアースされている。Ｎチ
ャンネルＦＥＴ４１０は、ゲートがＮチャンネルＦＥＴ
　４０６とＰチャンネルＦＥＴ　４０４の各ドレイン、
ＰチャンネルＦＥＴ４１２．４３０の各ゲート、および
ＮチャンネルＦＥＴ４１６．４３８の各ゲートに接続さ
れている。この接合点く現れる信号は、ライン１４９上
の田力であるＰＯ−ＲＥＳＥＴ信号である。Ｎチャンネ
ルＦＥＴ４１０は、ドレインがＬＯＧＩＣＶＣＣ端子１
０２に接続され、ソースがＮチャンネルＦＥＴ４０６の
ソースとＮチャンネルＦＥＴ４０８のドレインに接続さ
れている。

ＦＥＴ４１２．４１４．４１６．４１８．４２０．４２
２．４２４および４２６は、Ｓ−Ｒフリップ・フロップ
を構成している。ＰチャンネルＦＥＴ４Ｌ２．４１４．
４２０および４２２は、それぞれソース’ＩｉＴ／　Ｂ
ＡＴＴ端子２９αに接続されている。ＰチャンネルＦＥ
Ｔ４１２．４１４のドレインは、ＮチャンネルＦＥＴ４
１６のドレインおよびＦＥＴ　４２０．４２４の各ゲー
トに接続されている。ＦＥＴ４２０．４２２の各ドレイ
ンはＦＥＴ　４２４のドレイン、ＦＥＴ　４１４．４２
８の各ゲートおよびＦＥＴ４１８゜４３６の各ゲートに
接続されている。ＦＥＴ　４１６のソースはＦＥＴ４１
Ｂのドレインに接続され、ＦＥＴ４１８のソースはアー
スされている。ＦＥＴ４２４のソースはＦＥＴ４２６の
ドレインに接続され、ＦＥＴ４２６のソースはアースさ
れている。

ＦＥＴ　４２８．４３０．４３２．４３４．４３６．４
３８．４４４および４４６は、四人力ＮＯＲゲートを構
成している。ＰチャンネルＦＥＴ　４２８のソースはＴ
／　ＢＡＴＴ端子２９ａに接続され、ドレインはＦＥＴ
４３０のソースに接続され、ゲートはＩｉ’ＥＴ　４２
０．４２２の各ドレインおよびＦＥＴ　４３６のゲート
に接続されている。ＰチャンネルＦＥＴ４３０のドレイ
ンはＦＥＴ４３２のソースに接続され、ゲートはＦＥＴ
　４３８のゲートおよびライン１４９上のＰＯ−ＲＥＳ
ＥＴ信号に接続さねている。ＰチャンネルＦＥＴ　４３
２のドレインはＦＥＴ　４３４のソースに接続され、ゲ
ートはＦＥＴ　４４６のゲートおよびライン１１８上の
／ＥＮＡＢ信号に接続されている。ＰチャンネルＦＥＴ
４３４のドレインは、ＦＥＴ　４３６．４３８．４４４
．４４６の各ドレインに並列に、およびＦＥＴ４４０．
４４２の各ゲートに接続され、ゲートはＦＥＴ　４４４
のゲートおよびライン１３２上のＲＥＳＥＴ信号に接続
されている。ＮチャンネルＦＥＴ４３６．４３８．４４
４．４４６の各ソースは、アースされている。

ＦＥＴ４４０，４４２はインバーテイング・バッファを
構成し、ＰチャンネルＦＥＴ４４０のソースはＶ　ＢＡ
ＴＴ端子２９ａに接続され、ドレインはＮチャンネルＦ
ＥＴ４４２のドレインに接続されて、ライン１４７上で
／Ｅ倍信号出力し、ＦＥＴ４４２のソースはアースされ
ている。

ＦＥＴ４４８，４５０からなるパス・ゲートは、正の／
ＣＬＫｌパルスが発生するたびに、正のＶ　ＢＡＴＴ論
理レベルをＦＥＴ４５２，４５８の各ゲートに接続する
。同゛様に、ＦＥＴ　４６４．４６６からなるパス・ゲ
ートは、正のＣＬＫ１パルスが発生するたびに、ＦＥＴ
４６４のソースの論理レベル’ｌ：Ｆ１１Ｔ４５２．４
５８の各ゲートに接続する。また、同様に、ＦＦ：Ｔ　
４６８．４７０からなるパス・ゲートは、正のＣＬＫ１
信号が発生するたびに、第１０−ラッチの比相出力？な
すＦＥＴ４５２のドレインの論理レベル’１ｔＦＥＴ４
７２．４７６の各ゲートに接続する。ＦＥＴ４８４．４
８６からなるパス・ゲートは、正の／ＣＬＫｌ信号が発
生するたびに、ＦＥＴ４８４のドレインの論理レベルを
ＦＥＴ４７２．４７６の各ゲートへ接続する。

ＬＯＧＩＣＶＣＣ端子１０２上の電圧レベルが約１．５
〜２、Ｏｙよりも小さいとき、ライン１４９上のＰＯ−
ＲＥＳＥＴ信号は″ＨＩＧＨ″である。このとき、Ｓ−
Ｒフリップ・フロップのセット入力をなすＦＥＴ４１２
のゲートも”ＨＩＧＨ”となる。

”ＨＩＧＨ″のＰＯ−ＲＥＳＥＴ信号は、ＦＥＴ　４４
０．４４２の各ゲートを′″ＬＯＷ″に引いているＦＥ
Ｔ４３８をターン・オンさせるので、ＦＩＩＴ４４０’
ｌｋターン・オンさせ、ライン１４７上で／Ｅ倍信号”
ＨＩＧＨ’″に引く。

’ＨＩＧＨ”の／Ｅ侶号は、ＬＯＧＩＣＶＣＣレベルが
不十分なときであっても、データ保存のために％ＲＡＭ
１１５ｖｔ源供給状態に保つ。同時に、“ＨＩＧＨ”の
ＰＯ−Ｒｚｓｒ：ｒ４Ｈ号はＦＥＴ４６２．４７８．４
１６をターン・オンさせる。ＦＥＴ　４７８はＦＥＴ４
２２．４２６の各ゲートヲ′″ＬＯＷ″に引いている。

ＦＥＴ　４２２のゲートが″”ＬＯＷ”に引かれると、
ＦＥＴ４２２はターン・オンし、Ｓ−Ｅフリップ・フロ
ップの出力をなすＦＥＴ　４２２のドレインの電圧が′
″ＨＩＧＨ”になり、ＦＥＴ４１８のゲートが１″ＩＩ
ＩＧＨ”に引かれて、ＦＥＴ　４１８．４３６がターン
・オンする。ＦＥＴ４１６．４１８．４２２がオンで、
ＰＯ−ＲＥＳＥＴ信号が＠ＨＩＧＨ”のとき、ＦＥＴ４
２４．４２６．４２８．４３０はオフの状態を保つ。こ
れにより、ＦＥＴ　４４０．４４２の各ゲートは＠ＬＯ
Ｗ”に引かれ、ライン１４７の／Ｅ倍信号”ＨＩＧＨ″
′となる。さらに、′″ＨＩＧＨ”のＰＯ−ＲＥＳＥＴ
信号は、ＦＥＴ４６４のソースを＠ＬＯＷ”に引くＦＥ
Ｔ４６２をターン・オンさせる。

ＣＬＫ１イ６号が′″ＨＩＧＨ’になると、ＦＥＴ４６
４．４６６はターン・オンし、ＦＥＴ　４５２．４５８
の各ゲートが”ＬＯＷ″’に引かれる。こうして、ＦＥ
Ｔ４５２はターン・オンし、第１０−ラッチの正相出力
をなすＦＥＴ４５２のドレインの電圧は”ＨＩＧＨ”と
なり、ＦＥＴ４６８．４７０からなるパス・ゲートに′
″ＨＩＧＨ”レベルの信号を入力する。正のＣＬＫｌ信
号が発生すると、ＦＥＴ４６８，４７０はターン・オン
し、ＦＥＴ　４７２．４７６の各ゲートを”ＨＩＧＨ”
に引き、ＦＥＴ４７６をターン・オンさせ、ＦＥＴ４７
２’ｔターン・オフさせる。

その結果、ＦＥＴ４２２のゲートはなお′″ＬＯＷ’″
に引かれたままであり、ＦＥＴ　４２２は再びターン・
オンする。

ＬＯＧＩＣＶＣＣ端子１０２の電圧レベルが、ＦＥＴ４
０６．４０８のスレッショールド電圧値によって決まる
成るレベル（通常、約１．５〜２．０１／）まで上がる
と、ＦＥＴ４０６．４０８はターン・オンし、ライン１
４９上のｐ。

−ＲＥＳＥＴ信号は−ＬＯＷ”に引かれる。こうして、
ＦＥＴ４１２のゲートはＬＯＷ”になる。”ＬＯＷ”の
ｐｏ−ＲＢＳＥＴ信号はＦＨ；Ｔ４１２．４３０．４５
６．４７４をターン・オンさせる。次のクロック周期で
、ＣＬＫｌが＠ＨＩＧＨ”になると、ＦＥＴ４６４．４
６６はターン・オンし、ＦＥＴ４５２．４５８の各ゲー
トを”’ＨＩＧＨ”に引く。こうして、ＦＥＴ４５２は
ターン・オフし、　ＦＥＴ４５８はターン・オンし、各
ドレインの電圧は”ＬＯＷ″に引かれる。正のＣＬＫ１
パルスが発生すると、ＦＥＴ４６８．４７０′ｆｒ：タ
ーン・オンし、ＦＥＴ４７２．４７６の各ゲートを’Ｌ
ＯＷ″に引く。これによりＦＥＴ　４７２がターン・オ
ンする。ＦＥＴ４７２．４７４がターン・オンすると、
ＦＥＴ　４２６．４２２の各ゲートが″ＨＩＧＨ″に引
かり、　ＦＥＴ　４２６をターン・オンし、ＦＥＴ　４
２２馨ターン・オフする。ＦＥＴ４１２がオンすると、
ＦＥＴ４２４のゲートが″”ＨＩＧＨ″に引かれ、ター
ン・オンする。これにより、ＦＥＴ４２２のドレインの
電圧が”ＬＯＷ”に引かれ、ＦＥＴ　４２８がターン・
オンする。

ＰＯ−ＲＥＳＥＴ信号が”ＬＯＷ”で、ＦＥＴ４２２の
ドレインの電圧が′″ＬＯＷ″のとき、ＦＥＴ４３６．
４３８はオフに保たれる。ライン１３２．１１８上のそ
れぞれ”ＬＯＷ”のＲＥＳＥＴ、／ＥＮＡＥ信号はＦＥ
Ｔ４４４．４４６ｔオフに保ち、ＦＥＴ　４３２，４３
４′％：ターン・オンさせる。ＦＥＴ４２Ｂ、４３０．
４３２．４３４がターン・オンすると、ＦＥＴ４４０．
４４２の各ゲートは”ＨＩＧＨ”に引かれ、ライン１４
７上の／Ｅ傷信号ＬＯＷ″′に引き、ＲＡＭ１１１作動
させるＦＥＴ４４２をターン・オンさせる。ライン１３
２上のＨＩＧＨ”のＲＥＥＦ：Ｔ信号か、ライン１１８
上の′″ＨＩＧＨ”の／ＥＮＡＢ信号は、ＦＥＴ　４３
４又は４３２をターン・オフさせ、ＦＥＴ４４４又は４
４６’にターン・オンさせる。これにより、ＦＥＴ４４
０がターン・オンし、ライン１４７上の／Ｅ傷信号ＨＩ
ＧＨ″に引かれ、ＲＡＭ１１５が停止する。

第８図は、データリンク素子２０の要部構成を示すブロ
ック図である。

同図において、データリンク素子２０は、バス５０２に
よりリンクデータ信号を針入るための貯蔵手段にインタ
ーフェースされるマイクロプロセッサ−５００を有して
いる。

バス５０２は、マイクロプロセッサ−５００を図示しな
い他のマイクロプロセッサ−又は図示しないホスト・コ
ンピュータへ、インターフェースするのにも使われる。

上記図示しない他のマイクロプロセッサ−もホスト・コ
ンピュータも、本発明の範囲に入らない。

好ましくはＩＭＨｚの水晶クロック回路であるクロック
回路５２２が、マイクロプロセッサ−５００にクロック
信号を供給する。このマイクロプロセッサ−５００とＩ
　ＩＭＺｆｇクロック回路５２２は、好ましくはボード
上にＩＭＨｇクロック回路を有する８ビツトのマイクロ
プロセッサ−１例えば”ＨＤ６３ＢＯＩＺＯ″ＣＭＯＳ
マイクロプロセッサ−として用いられる。データリンク
素子２０は、リンクデータ信号から得た電源成分とデー
タ成分とを有する結合信号を発生するための手段をも含
んでいる。さらに、データリンク素子がデータ貯蔵素子
２２に近づいたときに、データ貯蔵素子２２へ結合信号
を連続的に伝送するための手段も含んでいる。上記手段
は、反射計５０６、アンプ５０８、オツシレータ５１０
、フィルター／アンプ５１２、総和接合部５１４、Ｄ／
Ａコンバーター６２４、入力／出力ゲート論理回路５１
６、サーボ制御論理回路５１８、データ・インターフェ
ース論理回路５２０およびコイル５４５からなる。

マイクロプロセッサ５００はバス５２４によって、デー
タ・インターフェース論理回路５２０に接続されている
。

データ・インターフェース論理回路５２０は、マイクロ
プロセッサ−５００と入力／出力ゲート論理回路５１６
との間のデータ・インターフェースとして作用し、ライ
ン５６４．５６２．５６０上でそれぞれ入力として、Ｃ
ＬＫ信号、ビット連続入力データ信号ＶＥＲ−ＤＡＴ７
ＬＲＥＡＤ−ＤＡＴＡを受ける。これらの入力信号から
８ビツトの並列データ・ワードを形成して、マイクロプ
ロセッサ−５００へそれを送る。また、マイクロプロセ
ッサ−５００から８ビツトの並列データ・ワードを受け
、ライン５５８上で入力／出力ゲート論理回路５１６へ
出力されるビット連続の出力データイご号０ＵＴＰＵＴ
−ＤＡＴＡ　’ｒ：発生する。サーボ制御論理回路５１
８によって発生したＬＯＡＤ制御信号が、ライン５７４
上でデータ・インターフェース論理回路５２０に入力さ
れ、この回路５２０によってデータの入力と出力を制御
する。

入力／出力ゲート論理回路５１６は、マイクロプロセッ
サ−５００からの直接入力として、ライン５４４上でＣ
ＬＫ−ＥＮＡＥＬＥ制御信号を受ける。ＣＬＫ−ＥＮＡ
ＥＬＥ信号はデータ貯蔵素子２２のリセットを制御する
ために用いられる。入力／出力ゲート論理回路５１６は
、また入力として、ライン５５０上のデータ・ゲート信
号ＲＥＡＤ−ＷＩＮＤＯＷ、ライン５５２上のＷＲＩＴ
Ｅ−ＷＩＮＤＯＷ。

ライン５５４上のＶＩ：Ｒ−ＷＩＮＤＯＷ、ライン５４
２上のＩＮＰＵＴ−ＤＡＴＡ　、およびライン５５８上
の０ＵＴＰＵＴ−ＤＡＴＡ信号受ける。さらに、入力と
してライン５５６上でクロック・ゲート信号ＤＢＣＩも
受ける。上記データ・クロック・ゲート信号はサーボ制
御論理回路５１８から発生する。ＣＬＫ、ＶＥＥ−ＤＡ
ＴＡ％ＲＥＡＤ−ＤＡＴＡ信号に加えて、入力／出力ゲ
ート論理回路５１６は、ライン５３２上に、クロック・
データ成分を含むＷＲＩＴＥ−ＤＡＴＡ出カイｇ号を発
生する。

入力／出力ゲート論理回路５１６はＩＮＰＵＴ−ＤＡＴ
Ａ信号から入カデータイｇ号ＲＥＡＤ−ＤＡＴＡ、ＶＥ
Ｒ−ＤＡＴＡを得るためにデータ・ゲート信号ＲＥＡＤ
−ＷＩＮＤＯＷ、・ＶＥＲ−ＷＩＮＤＯＷ　’ａ’用い
、また、０ＵＴＰＵＴ−ＤＡＴＡ信号から出力データ信
号ＷＲＩＴＥ−ＤＡＴＡを得るために、データ・ゲート
信号ＷＲＩＴＥ−ＷＩＮＤＯＷを用いる。さらに、デー
タ貯蔵素子２２から反射されたＩＮＰＵＴ−ＤＡＴＡ信
号のクロック成分を捕えるために、クロック・ゲート信
号ＤＥＣ１’￥：用いる。捕えられたクロック成分はＣ
ＬＫ信号であり、データ貯蔵素子２２の出力データ回路
１５０のクロック信号ＣＬＫ３であった。データ貯蔵素
子２２から反射されたクロック信号／ＣＬＫ３を捕え、
それをデータリンク素子２０内でマスター・クロック信
号ＣＬＫとして使うことにより、これら二つの素子２０
．２２間の正確な同期が達成され、それらの間の通信の
間中、その同期が保たれる。

サーボ制御論理回路５１８は入力として、ＥＥＳＥＴ−
ＲＦ−ＧＡＩＮ制御信号ｔライン５６６で、ＣＬＫ−Ｅ
ＮＡ−ＢＬＥ制御信号をライン５４４で、ＦＡＳＴ／５
ＬＯＷ制御信号をライン５４６で、マイクロプロセッサ
５００からの０８Ｃ−ＯＮ制御信号をライン５６８で受
ける。また、入力として、入力／出力ゲート回路５１６
からクロック信号ＣＬＫ’ｌｌライン５６４で受ける。

出力として、ライン５７代５７２上でそれぞれマイクロ
プロセッサ−５００へ制御信号５ＥＲＶＯ−８ＴＡＥＬ
Ｅ、ＦＵＬＬ−ＬＯＣＫ　’ａ’発生する。

また、出力信号ＬＯＡＤ、ＲＥＡＤ−ＷＩＮＤＯＷ、Ｗ
ＲＩＴＥニーＷＩＮＤＯＷ、ＶＥＲ−ＷＩＮＤＯＷ、　
　およびＤＢＣＩを発生する。さらに、Ｄ／Ａコンバー
タ６２４への入力として接続されるライン５４８上の８
ビット並列ディジタル出力信号Ｄ／ＡＯ−Ｄ／Ａ７を発
生する。

Ｄ／Ａコンバータ６２４はライン５３４上にアナログ信
号ＰＯＷＥＲ−ＣＮＴＬ　’を発生する。この信号の大
きさは、入力Ｄ／ＡＯ〜Ｄ／Ａ７によって決められる。

総和接合部５１４は入力／出力ゲート論理回路５１６か
らのＷＲＴ−ＤＡＴＡ信号、およびＤ／Ａコンバータ６
２４からのＰＯＷＥＲ−ＣＮＴＬ信号を、それぞれ入力
としてライン５３２．５３４上で受ける。そして、これ
ら二つの入力信号の代数的総和である出力信号をライン
５３０上に発生する。

オツシレータ５１０は、実施例では４９ＭＨｚのオツシ
レータであり、ライン５２８上に４９ＭＨｚのキャリヤ
信号を出力する。オツシレータ５１００オン／オフ状態
は、ライン５６８上でマイクロプロセッサ−５００から
オツシレータ５１０に出力されるＯ：Ｓ；Ｃ−０Ｎ信号
の状態によって制御される。

アンプ５０８は、実施例では可変ゲイン・アンプであり
、ライン５３０．５２８上で入力としてそれぞれ総和接
合部５１４、オツシレータ５１０の出力信号を受ける。

アンプ５０８は、総和接続部５１４の出力信号の大きさ
に従って４９ＭＨｚキャリヤ信号を増幅し、ライン５３
６上に出力される振幅変調信号ＣＯＭＢ−３ＩＧＮＡＬ
　Ｙ発生する。

反射計５０６は入力としてライン５３６上でＣＯＭＢ−
３ＩＧＮＡＬ’ｌ受け、ライン５３８上でコイル５４ａ
の一端ＶＣＣＯＭＢ−３ＩＧＮＡＬ　’を出力する。コ
イル５４ａの他端はアースさペデータ貯蔵素子２２へＣ
ＯＭＢ−８ＩＧＮＡＬ信号を連続的に伝送する。

上記伝送と同時に、データ貯蔵素子２２はその受は取り
た結合信号を１インピーダンス変調”する。反射計５０
６はデータ貯蔵素子２２による上記変調を検知するため
に働き、ライン５４０上に変調された信号ＣＯＭＢ−：
５ＩＧＮＡＬを出力する。

フィルター／アンプ５１２は入力としてライン５４０上
で変調された信号ＣＯＭＢ−８ＩＧＮＡＬ　’ａ’受け
て、それを増幅し、その信号から４９ＭＨｚのキャリヤ
成分を取り除く。そして、データ貯蔵素子２２からのク
ロック・データ情報を含む残りのＩＮＰＵＴ−ＤＡＴＡ
成分を、ライン５４２上で入力／出力ゲート論理回路５
１６へ出力する。このようにして、データリンク素子２
０とデータ貯蔵素子２２との間で、データが双方向に同
時伝送される。

サーボ制御論理回路５１８はデータリンク素子２０とデ
ータ貯蔵素子２２とを同期させ、データ貯蔵素子２２上
でオツシレータ／クロック発生器１４０の電源電圧を調
整し、その公称１００　ＫＨｚの発振周波数を得て維持
するために、コイル５４ａからデータ貯蔵素子２２へ伝
送された信号ＣＯＭＥ４１ＧＮＡＬ　の大きさを制御す
る。

上記同期は、ＩＮＰＵＴ−ＤＡＴＡ　イｇ号のクロック
成分の相にロックすることにより行われる。上記相にロ
ックされると、マイクロプロセッサ−５００に知らせる
ためＫ。

ＰＬＬ−ＬＯＣＫ信号が出される。また、ＩＮＰＵＴ−
ＤＡＴＡ信号のクロック成分を捕えるために、クロック
・ゲート信号ＤＨ：Ｃ１’を発生する。入力／出力ゲー
ト論理回路５１６から捕え戻された信号ＣＬＫＩ：受け
、ＲＥＡＤ−ＷＩＮＤＯＷ。

ＷＲＩＴＥ−ＷＩＮＤＯＷ、ＶＥＲ−ＷＩＮＤＯＷデー
タ・ゲート信号を適切な時間に発生する。サーボ制御論
理回路５１８は、また、適切な時間に、ライン５７４上
にＬＯＡＤ制御信号を発生させるために、捕えられたＣ
ＬＫ信号乞用いて、ＶＥＲ−ＤＡＴＡ、ＲＥＡＤ−ＤＡ
ＴＡ、および０ＵＴＰＵＴ−ＤＡＴＡ信号からなるデー
タ・ワードをデータ・インターフェース論理回路５２０
に入力させ、かつ、出力させる。

サーボ制御論理回路５１８は、ＩＮＰＵ’ｌ’−ＤＡＴ
Ａ信号のクロック成分の周波数を決定することにより、
ＣＯＭＥ−８ＩＧＮＡＬ信号の大きさ、したがってデー
タ貯蔵素子２２のオツシレータ／クロック発生器１４０
の電源電圧の大きさを調整する。そして、公称周波数と
検出周波数との間の差異に相当する８ビツトの並列ディ
ジタル出力信号を発生し、その信号を、対応するアナロ
グ信号ＰＯＷＥＲ−ＣＮＴＬを発生するＤ／Ａコンバー
タ６２４に出力する。ｐｏｗｇｎ−ＣＮＴＬ信号は、総
和接合部５１４内でＣＯＭＢ　−３ＩＧＮＡＬの大きさ
を増減し、コイル５４αによりデータ貯蔵素子２２へ伝
送される。サーボ制御論理回路５１８が、オツシレータ
／クロック発生器１４０が公称１００ＪｒＨｚの周波数
で作動していること全検知すると、それをマイクロプロ
セッサー５００に知らせるため罠、５ＥＲＶＯ４ＴＡＢ
ＬＥ信号を出力し、オツシレータ／クロック発生器１４
０が公称発振周波数から外れる時まで、Ｄ／ＡＯ−Ｄ／
Ａ７信号を現在の値に保たせる。

サーボ制御論理回路５１８の動作は、ＣＬＫ−ＥＮＡＢ
ＬＥ。

ＦＡＳＴ／５ＬＯＶ９％ＲＥＳＩＩＴ−ＲＦ−ＧＡＩＮ
および０ＳＣ−ＯＮ制御信号を通して、マイクロプロセ
ッサ−５００によって制御される。

第９図は、第８図のデータリンク素子２註０ゲート論理
回路５１６の回路図である。

同図に示すように、入力部５１６８と出力部５１６ｂと
からなっている。出力部５１６６はＮＡＮＤゲート５８
０、５８２、５８４とＡＮＤゲート５８６とからなる。

ＮＡＮＤゲート５８０はそれぞれライン５４４、５６４
上でＣＬＫ−ＥＮＡＢＬＥ，ＣＬＫ侶号に接続された入
力を有し、ライン５６４上のＣＬＫ信号はＡＮＤゲート
５８６の出力でもある。ＡＮＤゲート５８６０入力はそ
れぞれライン５５６、５４２上のＤＥＣ　１、ＩＮＰＵ
Ｔ−ＤＡＴＡ信号であり、ＮＡＮＤゲート５８２の入力
はそれぞれライン５５８、５５２上（１）ＯＵＴＰＵＴ
−ＤＡＴＡ％ＷＲＩＴＥ−ＷＩＮＤＯＷ信号であり、Ｎ
ＡＮＤゲート５８４の入力はＨＡＮＤゲート５８０、５
８２の各出力であり、ＮＡＲＤゲート５８４の出力はラ
イン５３２上のＷＲＩＴＥ−ＤＡＴＡ信号である。

入力部５１６６はＡＮＤゲート５８８、５９０がらなっ
ている，ＡＮＤゲート５８８の入力はそれぞれライン５
４２、５５０上でＩＮＰＵＴ−ＤＡＴＡ，ＲＥＡＤ−Ｗ
ＩＮＤＯＷ信号に接続され、出力はライン５６０上のＲ
ＥＡＤ−ＤＡＴＡ信号である。ＡＮＤゲート５９００Å
力はそれぞれライン５４２、５５４上でＩＮＰＵＴ−Ｄ
ＡＴＡ，ＶＥＲ−ＷＩＮＤ−ＯＷ傷信号接続され、出力
はライン５６２上のＶＥＲ−ＤＡＴＡ信号である。

出力部５１６６は、ＡＮＤゲート５８６への入力として
、フィルター／アンプ５１２からのＩＮＰＵＴ−ＤＡＴ
Ａ信号と、サーボ制御論理回路５１８からのＤＥＣ１ク
ロック・ゲート信号を受ける。ＤＥＣ１信号はＩＮＰＵ
Ｔ−ＤＡＴＡ信号のクロック成分よりも幾分広く、そこ
に対応するよ５に調時される。その結果、ＡＮＤゲート
５８６はクロック成分を捕え、それをＣＬＫ信号として
ライン５６４上に出力する。ＮＡＮＤゲート５８０はＣ
ＬＫ−ＥＮＡＥＬＥ。

ＣＬＫ信号が両方とも′″ＨＩＧＥ”のときＬＯＷ”″
信号を発生し、ＣＬＫ−ＥＮＡＢＬＥ，ＣＬＫ信号のい
ずれか一方が＠ＬＯＷ″のとき、−ＨＩＧＨ″個号を発
生する。

ＨＡＮＤゲート５８２は０ＵＴＰＵＴ−ＤＡＴＡ，ＷＲ
ＩＴＥ−ＷＩＮＤＯＷ信号が両方とも”ＨＩＧＨ″のと
き′″ＬＯＷ’″ＬＯＷ’″信号ちらか一方がＩ″ＬＯ
Ｗ″のとき″″ＨＩＧＩｉ’ＨＩＧＩｉ’信号ＡＮＤゲ
ート５８４から出力されたＷＲＩＴＥ−ＤＡＴＡ信号は
、それゆえ、ＣＬＫ信号からのクロック成分と０ＵＴＰ
ＵＴ−ＤＡＴＡ信号からのデータ成分の両方を含む。デ
ータ成分は、第２０図に示すように、クロック成分から
時間的に離されている。

入力部５１６ａはＡＮＤゲート５８８、５９０への入力
とし７て，ＩＮＰＵＴ−ＤＡＴＡ信号を受ける。他の入
力であるＥＥＡＤ−ＷＩＮＤＯＷ，ＶＥＲ−ＷＩＮＤＯ
Ｗデータ・ゲート信号は、第２０図に示すよつ罠，互い
（相対的に調時されている。各ゲート信号は、それがゲ
ートすべきデータパルスよりも幾らか広い。伝送エラー
障害がない場合、それぞれＡＮＤゲート５９０、５８８
から出力されたＶＥＲ−ＤＡＴＡ％ＲＥＡＤ−ＤＡＴＡ
信号は、それぞれＶＥＲ−Ｗｌ−ＮＤＯＷ％ＲＥＡＤ−
ＷＩＮＤＯＷゲート信号の中ｌＬ？近くに起こる。同一
のゲート・ウィンドー内にＲＥＡＤ−ＤＡＴＡ。

ＶＥＲ−ＤＡＴＡデータ信号が両方とも起こることは、
ジッター又はその他の原因によって伝送エラーが起こっ
たことを示している。

第１０図は第８図のデータリンク素子２０のサーボ制御
論理回路５１８のブロック図である。

サーボ制御論理回路５１８の第一部分は、フェーズ・コ
ンパレータ５９０からなり、実施例ではフェーズ・ロッ
ク・ループ回路（ＰＬＬ）’ｆｊ（用いている。フェー
ズ・コンパレータ５９０はそれぞれライン５６４．６０
６上のＣＬＫ。

ＤＥＣ２信号に接続された入力を有し、可変ゲインアン
プ５９２０入力となるライン５９４上の第一出力信号を
発生する。また、ライン５７２の出力として、ＰＬＬ−
ＬＯＣＫ制御信号を発生する。

可変ゲインアンプ５９２はライン５４６でＦＡＳＴ／５
ＬＯＷＩＩＩＩ御信号に接続された第二人力信号Ｕ電圧
制御オツシレータ（ＶＣＱ）５９６０入力となる出力を
発生する。

ＶＣＯ５９６は、実施例では公称３．２ＭＨｇの出力化
号音発生することのできるＶＣＯであり、また、入力と
してライン５６８から０８Ｃ−ＯＮ制御信号を受け、Ｐ
ＬＬカウンター６００および解読論理回路６０２への入
力となる出力信号ＶＣＯ−ＣＬＫ’ｆｇライン５９８上
に発生する。ＰＬＬカウンター６００は５ビツトの並列
出力カウントＣＮＴ　、　０〜ＣＮＴ、４’？ニライン
６０４に発生する。

解読論理回路６０２はＣＮＴ、０〜ＣＮＴ、４　を入力
としてライン６０４で受け、それぞれライン５５６．６
０６上で出力信号ＤＥＣ１、ＤＥＣ２Ｙ発生する。ＤＥ
Ｃ１信号は入力／出力ゲート論理回路５１６ｉＣ接続さ
れ、一方、ＤＥＣ２信号はフェーズ・コンパレータ５９
０への入力としてフィードバックされる。

フェーズ・コンパレータ５９０はライン５６４上のＣＬ
Ｋ信号のフェーズと、解読論理回路６０２からのライン
６０６上のＤＥＣ２信号とを比較し、ライン５９４上に
これら二つの信号のフェーズの相違に相関した大きさを
有する出力信号を発生する。この信号は可変ゲインアン
プ５９２によって増幅され、増幅された信号がライン５
９８に出力される。アンプ５９２のゲインは、マイクロ
プロセッサ−５００からライン５４６に出力されたＦＡ
ＳＴ／５ＬＯＷ信号の状態によって制御される。すなわ
ち、”ＨＩＧＨ”″のＦＡＳＴ／５ＬＯＷ信号がゲイン
を最大値にセットし、”ＬＯＷ”のＦＡＳＴｌＳＬＯＷ
信号がゲインを最小値にセットする。増幅された出力信
号の大きさはＶＣＯ５９６の発振周波数を制御する。Ｖ
ＣＯ５９６ｄ、まず、マイクロプロセッサ−５００から
の０８Ｃ−ＯＮ＠号によってターン・オンする。

ＶＣＯ５９６から出力されたＶＣＯ−ＣＬＫ信号は、フ
ェーズ・コンパレータ５９０によって検出されたフェー
ズ・エラーによって決定される周波数を有する約５０％
デユーティ周期の信号である。

実施例では、ＶＣ０５９６は公称３．２ＭＨｚで発振し
、ＰＬＬカウンター６００はそれぞれＶＣＯ−ＣＬＫ信
号の周波数の％、Ｘ、１４、輪および鴇の周波数を有す
るカウンター出力信号ＣＮＴ、０〜ＣＮＴ、４を発生す
る。解読論理回路６０２はこれらの信号を使って、それ
ぞれライン５５６．６０６上にクロック解読信号ＤＥＣ
１，ＤＥＣ２を発生する。ＤＥＣ２信号はＩＮＰＵＴ−
ＤＡＴＡ信号のクロック成分と同一のタイミング特性を
持つべきである。

ＤＥＣ２は、可変ゲインアンプ５９２の出力によって決
定される正確な周波数を有するクロック成分と同一の大
きさの範囲にある周波数を有する２デユ一テイ周期のデ
ィジタル信号である。ゼロ・フェーズ・エラーにおいて
、ＤＥＣ２信号はＩＮＰＵＴ−ＤＡＴＡ信号のクロック
成分と同一である。ＤＥＣ１信号はクロック・ゲート信
号であり、ＤＥＣ２信号と同一の周波数とフェーズを有
して〜・るが、より大きなデユーティ周期を有して、Ｄ
ＥＣ２信号よりも広い。

すでに記したように、入力／出力ゲート論理回路５１６
は、ＩＮＰＵＴ−ＤＡＴＡ信号のクロック成分を捕える
ためにＤＥＣ１信号を使っている。

上記第一部分の全機能は、データリンク素子２０をデー
タ貯蔵素子２２と同期させること、および、データリン
ク素子２０が発生したクロック情報を捕えるために使う
ことができ、データ貯蔵素子２２からデータリンク素子
２０へ反射される信号を発生することである。

サーボ制御論理回路５１８の第二部分は、クロック論理
回路６０８、ＣＬＫ幅カウンター６１０．モジューロ・
愕カウンター６１２、シフト・レジスター６１４、ウィ
ンドー解読論理回路６１６、ロード論理回路６１８、大
きさ比較器６２０、ＲＦゲイン・カウンター６２２、お
よびオツシレータ６２６からなっている。

クロック論理回路６０８はライン５６４上のＣＬＫ信号
と、ライン６２８上でオツシレータ６２６０２０ＭＨｚ
出力に接続された入力を有し、出力としてライン６３０
上に後縁クロック信号ＴＦ：ＣＬＫを、ライン６３２上
に前縁クロック信号ＬＥＣＬＫを、ライン６３４上にク
ロック信号ＣＬＫ２を、およびライン６３６上にＣＬＫ
２、Ｄ信号を発生する。

ＣＬＫ幅カウンター６１０は入力としてそれぞれライン
６３２．６３４上でＬＥＣＬＫ、ＣＬＫ　２信号を受け
、出力として、モジューロ・箕カウンター６１２と大き
さ比較器６２０の各入力に接続されるｌＯビットのカウ
ント出力ＣＮＴ、０〜ＣＮＴ、９　　をライン６３８上
に発生する。

大きさ比較器６２０は、ＣＮＴ、Ｏ〜ＣＮＴ、９の他（
、入力としてライン６３２のＬＥＣＬＫ信号、および１
５７″′という数字に等しい１０ビツトの並列入力をラ
イン５７１に受け、出力としてそれぞれライン６４２．
６４５．６４４に５ＥＲＶＯ，５ＴＡＢＬＥ、ＣＣＬＫ
、ＵＰ／Ｄ！４号を発生する。

ＲＦゲイン・カウンター６２２は入力としてライン６４
４でＵＰ／ＤＮ信号を、それぞれライン５４６，５６６
でＦＡＳＴ／５ＬＯＷ％ＲＥＳＥＴ−ＲＦ−ＧＡＩＮ信
号を、ライン６４５でＣＣＬＫ信号を受け、出力として
、既に記したＤ／Ａコンバータ６２４の入力に接続され
る８ビツトの並列ディジタル出力Ｄ／ＡＯ〜Ｄ／Ａ７を
ライン５４８に発生する。

モジューロ・ｎカウンター６１２は、入力としてライン
６３８にＣＬＫ幅カウンター６１０からのＣＮＴ、　１
＜ＮＴ。

７出力を、またそれぞれライン６３０．６３６にＴＥＣ
ＬＫ。

ＣＬＫ２、Ｄ信号を受け、出力としてライン６４０に出
力信号ＣＯを発生する。

シフト・レジスター６１４は入力としてそれぞれライン
６４０．５６４でＣＯ，ＣＬＫ信号を受け、出力として
ライン６１７に並列の５ビツト・ディジタル信号ＱＯ−
０４を発生し、実施例では少なくとも５ビツトの長さで
おる。

ウィンドー解読論理回路６１６は入力としてそれぞれラ
イン６１７．５６４．６３０１ＣＱＯ〜Ｑ４、ＣＬＫ、
ＴＥ−ＣＬＫ信号を受け、出力として、それぞれライン
５５２．５５０．５５４にＷＲＩＴＥ−ＷＩＮＤＯＷ％
ＲＥＡＤ−ＷＩＮＤＯＷ、ＶＥＲ−ＷＩＮＤＯＷデータ
・ゲート信号を発生する。

ロード論理回路６１８は入力としてそれぞれライン５６
４．５４４にＣＬＫ、ＣＬＫ−Ｉｆ：ＮＡＢＬＥ信号を
受け、ライン５７４にＬＯＡＤ制御信号を出力する。

クロック論理回路６０８は入力としてＣＬＫ信号を受け
、オツシレータ６２６によって２０ＭＨｚでクロックさ
れ、ＣＬＫ信号の前縁・後縁を検知する。前縁を検知し
たときにＤＥＣＬＫ信号からなる狭い第一パルスを発生
し、後縁を検知したときにＴＥＣＬＫ信号からなる狭い
第二パルスを発生する。また、ＣＬＫ信号が”ＨＩＧＨ
″′のとき２０ＭＨｚのクロック信号を発生するために
ＣＬＫ信号とゲートした２０ＭＨｇクロック信号であり
、ＣＬＫ信号がＬＯＷ”のとき′″ＬＯＷ″ＬＯＷ″信
号Ｋ２信号を出力し、ＣＬＫ信号が”ＬＯＷ”になった
後から２倍の２０ＭＨｇクロック周期で始まり、ＣＬＫ
信号が再び′″ＨＩＧＨ”（なったときに終わる２０Ｍ
Ｈｇのクロック信号であるＣＬＫ２、Ｄ信号を出力する
。

ＬＥＣＬＫ信号が発生し、ＣＬＫ２信号により２０Ａｆ
Ｈｇでクロックされると、ＣＬＫ幅カウンター６１０は
リセットされる。ＣＬＫ信号が”ＨＩＧＨ’″になると
ＣＬＫ２信号はｃＬＫ幅カウンター６１０をクロックし
始め、ＣＬＫ信号が′″ＬＯＷ”になるとクロックを終
礼る。ＣＬＫ信号が”ＬＯＷ″になると、出力カウント
ＣＮＴ、０〜ＣＮＴ、９の値はＣＬＫパルスの幅を示し
、従って、ＣＬＫパルスの周期と周波数を示す。データ
貯蔵素子２２内のオツシレータ／クロック発生器１４０
が公称１００　ＫＨｚの周波数で動作しているとき、Ｃ
ＬＫ幅は１５７″という値のｃｘ”。

０〜ＣＮＴ、９に相当する。

ＣＬＫ幅カウンター６１０の出力ＣＮＴ、０〜ＣＮＴ、
９は大きさ比較器６２０に入力され、数値′″５７″と
比較される。ＣＮＴ、０〜ＣＮＴ、９　の値が５７″に
等しいと、ＣＣＬＫ出力信号が発生せず、データ貯蔵素
子２２内のオツシレータ／クロック発生器１４０が正確
に公称１００ＫＨｚの周波数で作動していることを示す
ために、マイクロプロセッサ−５００ＩＩＣ８ＥＲＶＯ
−８ＴＡＢＬＥ信号が出力される。ＣＮＴ、０−ＣＮＴ
、９が１５７”よりも大きいと、ＵＰ／ＤＮ信号が”Ｈ
ＩＧＨ″になり、ＲＦゲイン・カウンター６２２を１ず
つカウント・アップさせる。ＣＮＴ、０〜ＣＮＴ、９が
６５７′よりも小さいと、ＵＰ／ＤＮ信号がＬＯＷ″に
なり、ＲＦゲイン・カウンター６２２を１ずつカウント
・ダウンさせる。ＤＥＣＬＫパルスが発生してカウント
値ＣＮＴ、０〜ＣＮＴ、９が″５７”Ｋ等しくない場合
のみ、びＰ／ＤＮ信号がＲＦゲイン・カウンター６２２
内にクロックされる。

ＲＦゲイン・カウンター６２２は、Ｄ／Ａコンバータ６
２４によってアナログ信号ＰＯＷＥＲ−ＣＮＴＬ　Ｉｃ
変換さべＣＯＭＢ−８ＩＧＮＡＬの大きさ、従って、デ
ータ貯蔵素子２２内のオツシレータ／クロック発生器１
４０の発振周波数を調整するために、前出の総和接合部
５１４に入力される８ビツトの出力カウントＤ／ＡＯ−
Ｄ／Ａ７を発生する。Ｄ／ＡＵ〜Ｄ／Ａ７のカウント値
は、マイクロプロセッサ−５００によってＲＥＳＥＴ−
ＲＦ−ＧＡＩＮ信号を入力させることにより、０にリセ
ットされる。マイクロプロセッサ−５００から１ＨＩＧ
Ｈ″のＦＡＳＴ／５ＬＯＷ制御信号が入力すると、ＲＦ
ゲイン・カウンター６２２はｆａｓｔモードでカウント
し、ＬＯＷ”のＦＡＳＴ／５ＬＯＷ信号が入力すると、
ｆａｓｔモードにおけるよりも１６倍遅＜Ｄ／ＡＯ〜Ｄ
／Ａ７のカウント値を更新するｓｌｏｗモードでカウン
トする。

モジューロ・ｎカウンター６１２は、ＣＬＫ幅カウンタ
ー６１０の出力ＣＮＴ、１〜ＣＮＴ、７を大きさ比較器
６２０と並列に受ける。７ビツトのＣＮＴ、１〜ＣＮＴ
、７の値は２分割されたＣＬＫパルスの幅を示している
。この２分割ＦｉｉｔＴＥＣＬＫパルスの発生時にモジ
ュラスをセットするために、モジューロ・５カウンター
６１２内にクロックされる。ＣＬＫ信号が＠ＬＯＷ’に
なった後、二つの２０ＭＨｇクロック周期で、ＣＬＫ２
、Ｄ信号が２０ＭＨｇでモジューロ・外カウンター６１
２をクロックし始める。モジューロ・舊カウンター６１
２はダウンカウントのカウンターとして動作する。ゼロ
・カウントになるたびｉ、ｃ。

出力信号を発生する。ＣＯ倍信号シフト・レジスター６
１４に送られるのみならず、ＣＮＴ、１〜ＣＮＴ、７カ
ウント値をロードさせるために、モジューロ・外カウン
ター６１２内部でも使われる。

シフト・レジスター６１４はＣＯ倍信号よってクロック
され、シーケンシャルなＣＯパルスがシフト・レジスタ
ー６１４を通して′″ＨＩＧＨ”値をクロックするため
に、データ入力が′″ＨＩＧＨ″に保たれる。シフト・
レジスター６１４は、ウィンドー解読論理回路６１６へ
の入力であるＱＯ−０４を出力するために、タップされ
ている。ＣＬＫ信号が″”ＨＩＧＨ”になったとき、シ
フト・レジスター６１４の中味は”ＬＯＷ”値にリセッ
トされる。

ウィンドー解読論理回路６１６は、ＥＥＡＤ−ＷＩＮＤ
ＯＷ。

ＷＲＩＴＥ−ＷＩＮＤＯＷ、およびＶＥＲ−ＷＩＮＤＯ
Ｗデータ・ゲート信号を第２０図に示すような相対的タ
イミングで発生するために、ＴＥＣＬＫ信号とＱＯ〜Ｑ
４信号を使う。

各データ・ゲート信号はＣＯ倍信号３倍、すなわち３倍
の長さのシフトをもち、２シフトずつ隣の信号同士がオ
ーバーラツプしている。これらのデータ・ゲート信号は
ＴＥＣ−ＬＫパルスとＣＬＫ信号の立上りの発生により
制限される。

ロード論理回路６１８は、マイクロプロセッサ−５００
からのＣＬＫ−ＥＮＡＥＬＥ制御信号により作動され、
リセットされる。作動すると、ＣＬＫ信号の立上りの発
生をカウントし、８カウント後、”ＨＩＧＨ″のＬＯＡ
Ｄ制御パルスを出力する。ＬＯＡＤパルスは、前出のよ
うに８ビット並列データ・ワードをデータ・インターフ
ェース論理回路５２０にクロックするために用いられる
。

上記のように、サーボ制御論理回路５１８の第二部分は
、次の三つの機能を有している。第一に、データ貯蔵素
子２２内のオツシレータ／クロック発生器１４０の発振
周波数を調整するため罠、コイル５４αからデータ貯蔵
素子２２へ伝送された変調ＣＯＭＢ−８ＩＧＮＡＬの大
きさを制御することである。第二に、データ貯蔵素子２
２の初期電源供給の間、コイル５４ａからデータ貯蔵素
子２２へ伝送されたＲＦ電源の増加率を制御することで
ある。第三に、データ貯蔵素子２２からデータリンク素
子２０に反射されたデータを得るために、データ貯蔵素
子２２と適切に同期され調時されたデータ・ゲート・ウ
ィンドー信号を発生することである。

第１１図は、第１０図のＰＬＬカウンター６００および
解読論理回路６０２０回路図である。

ＰＬＬカウンター６００は、実施例では″４０２４’″
カウンターである。解読論理回路６０２は、％デコーダ
６５２と、二つのオ。デコーダ６５４．６５６と、Ｊ−
にフリップ・フロップ６５８，６６０とからなっている
。％デコーダ６５２としては＠４５５５″デコーダが適
当であり、′二つの鴇デコーダ６５４．６５６としては
″’４０２８″デコーダが、またＪ−にフリップ・フロ
ップ６５６，６６０としては”　４０２７″フリツプ・
７０ツブが適当である。ＰＬＬカウンター６００のクロ
ック人力ＣＬＫはライン５９８でＶＣＯ−ＣＬＫ信号に
接続され、リセット入力Ｒ３Ｔはアースさね、また出力
として７ビツト並列出力Ｑ１〜Ｑ７を有している。出力
Ｑ１、Ｑ２、Ｑ３はそれぞれ％、ｚ％発分割のＶＣＯ−
ＣＬＫ信号を、それぞれ署０デコーダ６５４．６５６の
入力Ａ、Ｂ、Ｃに供給する。出力Ｑ４、Ｑ５はそれぞ九
櫨、２２分割のＶＣＯ−ＣＬＫ信号を、それぞれ％デコ
ーダ６５２０入力Ａ、Ｂに供給する。出力Ｑ６％Ｑ７は
使われていない。号デコーダ６５２の／ＥＮＡＢＬＥ入
力Ｅはアースされ、出力として４ビット並列出力ＱＯ〜
Ｑ３を有している。出力ＱＯはインバータ６５０を通し
て秘デコーダ６５４０入力ＤＫ、また出力Ｑ１はインバ
ータ６５１を通して鴇デコーダ６５６の入力りに接続さ
れている。殖デコーダ６５４は１０ビット並列出力０〜
９を有している。

出力０はＪ−にフリップ・フロップ６５８のＪ入力に、
また出力２はＪ−にフリップ・フロップ６６０のＪ入力
に接続され、残りの出力１と３〜９は使われていない。

同一の殖デコーダ６５６の出力３はＪ−にフリップ・フ
ロップ６６０のに入力に、また出力４はＪ−にフリップ
・フロップ６５８のに入力に接続され、残りの出力Ｏ〜
２と５〜９は使われていない。Ｊ−にフリップ・フロッ
プ６５８．６６０のクロック人力Ｃはライン５９８でＶ
ＣＯ−ＣＬＫ信号に接続され、セット人力Ｓとリセット
人力Ｒはアースされている。Ｊ−にフリップ・フロップ
６５８．６６０の各正相出力Ｑは、それぞれライン５５
６．６０６でクロック。

ゲート信号ＤＥＣ１、ＤＥＣ２１Ｃ接続されている。

ＰＬＬカウンター６００は、ＶＣＯ−ＣＬＫパルスの立
下り毎にカウント値Ｑ１〜Ｑ５を更新し、ＶＣＯ−ＣＬ
Ｋパル゛スの立上り毎にＪ−にフリップ・フロップ６５
８，６６０をクロックする。ＰＬＬカウンター６００の
出力カウントが８という値になり、その出力Ｑ４が＠Ｈ
ＩＧＨ″になるまで、強デコーダ６５６のＤ入力を”Ｈ
ＩＧＨ”に保つことにより、兄デコーダ６５２は殖デコ
ーダ６５６が出力０〜７の状態を変えることを妨げる。

ＰＬＬカウンター６００が８までカウントすると、殖デ
コーダ６５４がＪ−にフリップ・フロップ６５８を第一
カウントにセットするので、ＤＢＣＩ信号が＠ＨＩＧＨ
”になる。第三カウントにおいて、殖デコーダ６５４が
Ｊ−にフリップ・フロップ６６０をセットするので、Ｄ
ＩＩＣ２信号が”ＨＩＧＨ″になる。

ＰＬＬカウンター６００がＶＣＯ−ＣＬＫパルスをカウ
ントし続けるので、ＤＨ：Ｃ１もＤＥＣ２も′″ＨＩＧ
Ｈ”に保つ。

ＰＬＬカウンター６０００カウント値が８になり、出力
Ｑ４が″”ＨＩＧＨ”になると、％デコーダ６５２が殖
デコーダ６５６のＤ入力をリリースすることにより出力
θ〜７の値を変えさせる。また、Ｄ入力を″ＨＩＧＨ″
に保つことにより、殖デコーダ６５４が出力θ〜７の状
態を変えることを妨げる。第十二カウントにおいて、殉
デコーダ６５６がＪ−にフリップ・フロップ６６０をリ
セットしてＤＥＣ２信号を＠ＬＯＷ”にさせる。第十三
カウントにおいて、殖デコーダ６５６がＪ−にフリップ
・フロップ６５８をリセットしてＤＥＣ１信号を”ＬＯ
Ｗ”にさせる。その後では、ＰＬＬカウンター６００が
３１までカウントするので、ＤＢＣＩもＤＥＣ２もＬＯ
Ｗ”を保つ。ＰＬＬカウンター６００の出力カウントＱ
ｌ−９５がゼロまでロール・オーバーすると、上記周期
がくり返される。

前に記したように、ＤＥＣＩクロック・ゲート信号はＤ
ＥＣ２信号よりも幾分広い。また、ＩＮＰＵＴ−ＤＡＴ
Ａ信号のクロック成分の２デユ一テイ周期に非常圧近い
デユーティ周期を与えて、３２カウントのうち９・カウ
ントの間、”１１１０Ｈ”である。これらの福デコーダ
６５４．６５６はＤ入力を／ＥＮＡＢＬＥ入力とする偽
デコーダとしても使われる。

第１２図は、第１０図のクロック論理回路６０８、ＣＬ
Ｋ幅カウンター６１０、モジューロ・界カウンター６１
２、シフト・レジスター６１４、ウィンドー解読論理回
路■６およびロード論理回路６１８の回路図である。

同図に示すように、クロック論理回路６０８けＤ−ラッ
チ６６４．６６６、ＡＮＤゲート６６８．６７０．６７
２．６７４およびインバータ６７６からなっている。ラ
イン５６４のＣＬＫ信号はＤ−ラッチ６６４のデータ人
力り。

ＡＮＤゲート６６８の一つの入力、およびインバータ６
７６を通してＡＮＤゲート６７４の一つの入力に接続さ
れている。ライン６２８のオツシレータ６２６からの２
０　ＭＨｚクロック信号出力はＤ−ラッチ６６４，６６
６のクロック人力Ｃと、ＡＮＤゲート６６８．６７４の
入力に接続されている。Ｄ−ラッチ６６４，６６６のセ
ット人力Ｓとリセット人力Ｒはアースされている。Ｄ−
ラッチ６６４の正相出力（ＪｄＤ−ラッチ６６６のデー
タ人力りとＡＮＤＮ−ゲート００Å力に接続され、逆相
出力ｉはＡＮＤゲート６７２の一つの入力に接続されて
いる。Ｄ−ランチ６６６の正相出力ＱはＡＮＤゲート６
７２の他の入力に接続され、逆相出力ＱはＡＮＤゲート
６７０，６７４の入力に接続されている。ＡＮＤゲート
６７２の出力はライン６３０のＴＥＣ−ＬＫ傷信号あり
、ＡＮＤゲート６７０の出力はライン６３２のＬＥＣＬ
Ｋ信号であり、ＣＬＫ幅カウンター６１０のリセット入
力Ｒ３Ｔに接続されている。ＡＮＤゲート６６８の出力
はＣＬＫ２信号であり、ＣＬＫ幅カウンター６１０のク
ロック人力ＣＬＫに接続され、ＡＮＤゲート６７４の出
力はライン６３６のＣＬＫ２、Ｄ信号である。

ＣＬＫ幅カウンター６１０は好ましくは”４０４０”１
２ビツト・カウンターからなり、クロック人力ＣＬＫを
ＡＮＤゲート６６８の出力に、リセット入力Ｒ３ＴをＡ
ＮＤゲート６７０の出力に接続されている。出力として
、１２ビツトの並列出力Ｑ１〜Ｑ１２を有し、出力Ｑｌ
〜Ｑ１０はライン６３８のカウント信号ＣＮＴ　、　０
−ＣＮＴ　、　９からなり、出力Ｑ２〜Ｑ５（ＣＮＴ、
１〜ＣＮＴ、４）は４ビツトのモジューロ・算カウンタ
ー６７６の入力Ｊ１〜Ｊ４に接続され、出力Ｑ６〜ＱＢ
（ＣＮＴ、５〜ｃｎｒ、７）は４ビツトのモジューロ・
ｎカウンター６７８の入力Ｊｌ〜Ｊ３に接続されている
。

モジューロ・ｎカウンター６７６．６７８は好ましくは
”４０２９”カウンターからなり、ＯＲゲート６８４、
ＮＯＲゲート６８６と一緒になって、モジューロ・５カ
ウンター６１２を構成している。二つのモジューロ・界
カウンター６７６．６７８は、カウンター６７６のキャ
リーアウト出力ＣＯをカウンター６７８のキャリーイン
入力Ｃ１に接続することにより、互いにリンクされて一
つの８ビツト・モジューロ・外カウンターを形成してい
る。したがって、第一カウンター６７６がカウント・ダ
ウン・シーケンスを完遂するまでは、第二カウンター６
７８はカウント・ダウンしない。二つのカウンター６７
６．６７８のアップ／ダウン選択人力Ｕ／Ｄがアースさ
れているので、カウンター６７６．６７８はダウン・カ
ウンターとして作動する。

二つのカウンター６７６．６７８の各キャリーアウト出
力ＣＯはＮＯＲゲート６８６の入力に接続され、ＮＯＲ
ゲート６８６の出力はライン６４０でＣＯ倍信号なし、
ＯＥゲ−）６８４０入力と二つのシフト・レジスタ６８
０，６８２のクロック人力ＣＬＫに接続されている。Ｏ
Ｒゲート６８４の他の入力はライン６３０のＴＥＣＬＫ
信号に接続され、出力は二つのカウンター６７６．６７
Ｂのモジュラス・ロード入力ＰＨに接続されている。カ
ウンター６７６．６７８のモジュラス・ロード人力ＰＥ
に正のパルスが現れると、ＣＮＴ　、　１−ＣＮＴ　、
　７　　の現在の値を新しいモジュラス値としてカウン
ター６７６の１１〜１４人力にロードさせ、カウンター
６７８の１１〜１３人力にロードさせる。モジューロ・
記カウンター６１２が新しいダウン・カウント・シ−ケ
ンスを始める前に、カウンター６７６．６７８がＯまで
カウント・ダウンするたびに、モジュラス値を再ロード
することが必要である。

シフト・レジスター６１４は、一対の４ビツト・シフト
・レジスター６８０．６８２がリンクされて８ビツトの
シフト・レジスターを形成しているものからなり、８ビ
ツトのうち５ビツトが実施例では用いられ、”４０１５
Ａ”シフト・レジスターが適切である。シフト・レジス
ター６８０゜６８２はそれぞれ出力Ｑｌ−４４を有し、
シフト・レジスター６８０の出力Ｑ４をシフト・レジス
ター６８２のデータ人力りに接続すること罠より、互い
にリンクされている。

シフト・レジスター６８０のデータ人力りは正論理の電
圧ＶＤＤに接続されている。シフト・レジスター６８０
．６８２のリセット人力Ｒ８Ｔはライン５６４でＣＬＫ
＠号に接続され、クロック人力ＣＬＫはライン６４０で
ＣＯ倍信号接続されている。シフト・レジスター６８０
，６８２がクロックされるので、シフト・レジスター６
８０のデータ人力り上の１ＨＩＧＨ″値がシフト・レジ
スター６８０の出力Ｑ１〜Ｑ４およびシフト・レジスタ
ー６８２の出力Ｑ１を通してシフトされる。シフト・レ
ジスター６８０のＱ１〜Ｑ４出力はそれぞれライン６１
７ｃＬ〜６１７ｄの信号Ｑ、Ｏ〜Ｑ、３からなり、シフ
ト・レジスター６８２のＱ１出力はライン６１７＃の信
号Ｑ、４からなり、残りの出力Ｑ２〜Ｑ４は使われてい
ない。

ウィンドー解読論理回路６１６はＲ４ラッチ６８８．６
９０．６９２およびＯＲゲート６９４からなっている。

Ｒ−Ｓランチとしては、′″４０４３Ａ”ラッチが適当
である。Ｒ−Ｓラッチ６８８．６９０．６９２の４％ａ
ｂＬ−人力ＥＮは正論理電圧ＶＤＤＶＣ接続され、Ｒ−
Ｓラッチ６８８のセット人力Ｓはライン６３０のＴＥＣ
ＬＫ信号に、またリセット人力Ｒはライン６１７ＣのＱ
、２信号に接続されている。Ｒ４ラッチ６９００セット
人力Ｓはライン６１７Ｇの０．０信号に、またリセット
入力Ｒはライン６１７ｄのＱ、３信号に接続されている
。Ｒ−Ｅｌラッチ６９２のセット人力Ｓはライン６１７
＆の４．１信号に、またリセット人力Ｒは、一つの入力
がライン６１７−の信号０．４に、他の入力がライン５
６４のＣＬＫ信号に接続されているＯＲゲート６９４の
出力に接続されている。Ｒ−Ｓラッチ６８８．６９０．
６９２の出力Ｑは、それぞれライン５５Ｑ。

５５２．５５４のＲＥＡＤ−ＷＩＮＤＯＶｉ１％ＷＲＩ
ＴＥ−ＷＩＮＤＯＷ、ＶＥＲ−ＷＩＮＤＯＷデータ・ゲ
ート信号からなる。

ロード論理回路６１８はＤ−ラッテ６９６と４ビツト・
カウンター６９８からなり、Ｄ−ラッチ６９６は′″４
０１３”ラッチ力ζまた４ビツト・カウンター６９８は
−４５２０８”カウンターが適当である。Ｄ−ラッチ６
９６のデータ入力りはライン５４４のＣＬＫ−ＥＮＡＥ
ＬＥ信号に、クロック人力Ｃはライン５６４のＣＬＫ信
号に接続さね、セット人力Ｓとリセット人力Ｒはアース
され、逆相出力饗はカウンター６９８のリセット入力Ｒ
８Ｔに接続されている。カウンター６９８のａｎａｂｌ
−人力ＥＮは正論理電圧ＶＤＤに、ま友出力Ｑ３はライ
ン５７４のＬＯＡＤ信号からなり１、残りの出力Ｑ１、
Ｑ２、Ｑ４は使われていない。

ＡＮＤゲート６６８は、ＣＬＫ信号が＠ＨＩＧＨ’を保
っている限り、２０ＭＨｚのクロック信号ＣＬＫ２’を
出力し、ＣＬＫ２信号はＣＬＫ幅カウンター６１０を２
０ＭＨ寥でカウントさせる。ＣＬＫ幅カウンター６１０
は１０ビツトの数値ＣＮＴ、０〜ＣＮＴ、９としてライ
ン６３８に現カウント値を出力する。ＣＬＫ信号が“Ｌ
ＯＷ”になるや否や、ＣＬＫ２信号も″ＬＯＷ＃にな９
、ＣＬＫ幅カウンター６１０はカウントを止める。この
とぎ、ｌＯビットのカラント値ＣＮＴ、　０−ＣＮＴ、
　９はＣＬＫ信号の幅を示している。また、ＣＬＫ信号
が“ＬＯＷ”になると、次の２０ＭＨｚクロック周期に
、Ｄ−ラッチ６６４の逆相出力万は″ＨＩＧＨ＃ＶＣな
る。Ｄ−ラッチ６６６の正相出力Ｑが付加的な２０ＭＨ
ｚクロック周期の間、”ＨＩＧＨ”（保りので、ＡＮＤ
ゲート６７２の出力を−ＨＩＧＨ’にさせ、２０ＭＨｚ
クロック周期の長さをもつＴＥＣＬＫパルスを発生する
。ＣＬＫ信号が再び“ＨＩＧＨ”になる１で、ＣＬＫ幅
カウンター６１０はカウントを再開しない。ｃｕｒ信号
が”ＨＩＧＨ’になると、Ｄ−ランチ６６４の正相出力
Ｑは次の２０ＭＨｇクロック周期で″ＨＩＧＨ”になｐ
、付加的な２０　ＭＨ窓のクロック周期の間、Ｄ−ラッ
チ６６６の逆相出力潰は”ＨＩＧＨ″を保ち、この時間
に、ＡＮＤゲート６７０の出力は−ＨＩＧＨ”になり、
ＬＥＣＬＫパルスを発生させ、ＣＬＫ幅カウンター６１
０をリセットさせる。前に記したように、次にＣＬＫ２
信号はＣＬＫ＠カウンター６１０に２０ＭＨｇでカウン
トさせる。

要点をもう一度述べると、ＣＬＫ信号が”ＬＯＷ’にな
るとき、ライン６３０の正のＴＥＣＬＸパルスがＯＲゲ
ート６８４の出力音”ＨＩＧＨ＃にさせ、したがって、
ＣＬＫ幅カウンター６１０の出力ＣＮＴ、１〜ＣＮＴ、
７をモジューロ・界カウンター６７６の１１〜１４人力
およびモジューロ・ｎカウンター６７８の１１〜１３人
力へ新しいモジュラス値としてロードさせる。モジュー
ロ・爲カウンター６７６．６７８にロードされた値は、
ＣＬＫ輻カウンター６１０によって実際にカウントされ
た値の％でおるということに注意すべきである。同時に
、ＣＬＫ信号が′″ＬＯＷ”になるので、インバータ６
７６の出力は＝ＨＩＧＨ”になる、、Ｄ−ラッチ６６６
の逆相出力ＱＬその後、第二の２０Ｍｆｆｇクロック周
期で”ＨＩＧＨ”になる。この工うに、２クロック周期
の遅れの後、ライン６３８のＣＮＴ、１〜ＣＮＴ、７値
にモジューロ・ｎカウンター６７６．６７８にロードさ
れるべき時間を与え、ライ／６３６のＣＬＫ２、Ｄ信号
がモジューロ・外カウンター６７６．６７８ｔ−２０Ｍ
Ｈｚでクロックし始める。モジューロ・外カウンター６
７６はキャリーアウト出力ξＯｆ”ＨＩＧＨ“に保つこ
とによりそれ自身のカウント・ダウン・シーケンス全完
遂する壕で、モジューロ・ｎカウンター６７８がカウン
ト・ダウンすることを妨げる。モジューロ・界カウンタ
ー６７６が各カウント・ダウン・クーケンスを完遂した
後、キャリーアウト出力σ）は’ＬＯＷ”になり、モジ
ューロ・ｎカウンター６７８を作動させて、カウント・
ダウンさせる。

モジューロ・九カウンター６７８がカウント・ダウン・
シーケンスを完遂すると、モジューロ・ｎカウンター６
７６゜６７８両方のキャリーアウト出力ＣＯは”ＬＯＷ
′になり、ＮＯＥＯＲゲート６８６力をＨＩＧＨ”にさ
せ、ライン６３８のＣＮＴ　、　１〜ＣＮＴ　、　７　
　データをモジューロ”ｎカウンター６７６．６７８へ
再ロードさせる。モジューロ・九カウント・ダウン・シ
ーケンスは、ＣＬＫ信号が再び″ＨＩＧＨ”になる１で
約５回くり返される。上記カウント・ダウン・シーケン
ス＆六次のＣＬＫ２、Ｄクロック周期での開始をくジ返
す。

モジューロ・界カウンター６７６．６７８両方がカウン
ト・ダウン・シーケンスを完遂するのに要する時間は、
カウント値ＣＮＴ、０〜ＣＮＴ、９に相当するＣＬＫ信
号が＠ＨＩＧＨ＃であった時間に起こった２０ＭＨｚク
ロック周期の数の％に等しい。実施例においては、デー
タ・ゲート信号ＲＥＡＤ−ＶＶＩＮＤＯＷ、ＷＲＩＴＥ
−ＷＩＮＤＯＷ、ＶＥＲ−ＷＩＮＤＯＷｆ適切に発生さ
せるＣＬＫ信号が次に生ずる前に、モジューロ・舅カウ
ンター６７６．６７８が約５回、カウント・ダウン・シ
ーケンスを完遂できる能力をもっていることが必要であ
る。

Ｉｆ、ＣＬ　ＫＭ４ｈ％　’　Ｌ　ＯＷ　”　Ｋ７　ツ
７’、Ｊ！後、ＴＥＣＬＫパルスがＲ−Ｓラッチ６８８
をセットし、ライン５５０のＥＥＡＤ−ＷＩＮＤＯＷ信
号を１ＨＩＧＨ’にさせる。その後、ＮＯＲゲート６８
６からＣＯパルスが発生するたびに、シフト・レジスタ
ー６８０．６８２全通して、さらに１ビツト、”ＨＩＧ
Ｈ’値金クロックする。第−ＣＯパルスにおいて、ライ
ン６１７αのＱ、０信号が−ＨＩＧＨ”になってＲ４ラ
ッチ６９０Ｑセツトし、ライン５５２のＷＲＩＴＥ−Ｗ
ＩＮＤＯＷ　信号”ｆ−ＨＩＧＨ’にさせる。第二ＣＯ
パルスはライン６１７ｂのＱ、１信号を”ＨＩＧＨ−に
させ、Ｒ４ラップ６９２をセットしライン５５４のＶＥ
Ｒ−ＤＡＴＡ信号金’ＨＩＧＨ″にさせる。第三ＣＯパ
ルスはライン６１７ｃのＱ、２信号を″ＨＩＧＨ’にさ
せ、Ｅ４ランチ６８８をリセットし、ＥＥＡＤ−ＷＩＮ
ＤＯＷ信号全″ＬＯＷ’にさせる。第四〇〇パルスはラ
イン６１７ｄのＱ、３信号を”ＩＩＩＧＨ”にさせ、Ｒ
−Ｓラッチ６９０をリセットさせ、ＷＲＩＴＥ−ＷＩＮ
ＤＯＷ　　信号を”ＬＯＷ’にさせる。第五ＣＯパルス
はライン６１７＃のＱ、４信号を＠ＨＩＧＨ”にさせ、
次にＯＲゲート６９４の出力を”ＨＩＧＨ’ｌｌＣさせ
、Ｅ−Ｓラッチ６９２をリセット１ＴＩＥＥ−ＶＶＩＮ
ＤＯＷ信号を＠ｒ、ｏｗ”にさせる。ＣＩ、に信号の次
の立上りが９．４信号が”ＨＩＧＨ’になる前に起こる
なら、正のＣＬＫ信号がＯＲゲート６９４’ｉ通してＲ
−Ｓラッチ６９２金リセツトする。次のＣＬＫ信号の立
上りは、１だ、シフト・レジスター６８０，６８２ｆ、
リセットする。

各ＣＬＫ信号の立上りは、また、カウンター６９８をク
ロックする。８カウント毎に、カウンター６９８のＱ３
出力が”ＨＩＧＨ”になって、データ・インターフェー
ス論理回路５２０による使用のためにＬＯＡＤ信号を発
生する。

Ｄ−ラッチ６９６もＣＬＫ信号の立上りによってクロッ
クされ、マイクロプロセッサ−５００からのＣＬＫ−Ｅ
ＮＡ−ＢＬＥ信号の状態変化に応じてカウンター６９８
をリセット又は再イネーブルする前に、１クロック周期
遅れを提供する。この遅れは、データリンク素子２ｏ内
のＣＬＫ−ＥＮＡＢＬＥ信号の状態が変化するとき、Ｒ
ＥＳＩｉＴ信号の状態を変化させるために、第７（ｂ）
図に示したようにデータ貯蔵素子２２内のＤ−ラッチ２
２０に要求されていた１クロック周期遅れに対応してい
る。例えば、ＣＬＫ−ＥＮＡＢＬＥ：信号が′″ＬＯＷ
″′になると、コイル５４αからデータ貯蔵素子２２へ
伝送されｆＣＣＯＭＢ−８ＩＧＮＡＬ　　は、単に４９
ＭＨｚのキャリヤーからの４なっている。これは、実際
にデータ貯蔵素子２２へのリセット命令であり、一つの
クロックが失われた後、Ｄ−ラッチ２２０がＲＥＳＥＴ
信号’ｆｌ”ＨＩＧＨ″（セットする。ＣＬＫ−ＥＮＡ
ＥＬＥ信号が再び″”ＨＩＧＨ”になり、次のクロック
信号がデータ貯蔵素子２２へ伝送され、Ｄ−ランチ２２
０に検知されるまで、Ｄ−ラッチ２２０はＲＥＳＥＴ信
号をＬＯＷ″にリセットレない。同様にデータリンク素
子２０において、ＣＬＫ−ＥＮＡＢＬＥ信号が“ＬＯＷ
”になってデータ貯蔵素子２２内にリセットを発生させ
るとき、データ貯蔵素子２２内の成分のようなカウンタ
ー６９８がＩＣＬＫ周期遅れが終るまでリセットされな
いように、Ｄ−ラッチ６９６が保証する。

第１３図は、第１Ｏ図の大きさ比較器６２０およびＲＦ
ゲイン・カウンター６２２の回路図である。

同図に示すようＫ、大きさ比較器６２０は、互いにリン
クして１０ビツトのコンパレータをなす三つの＠４５８
５Ｅ”コンパレータ７００．７０２．７０４訃よびＡＮ
Ｄゲート７１４からなる。各コンパレータ７００．７０
２．７０４は第一４ビット並列人力ＡＯ−Ａ３および第
二４ビット並列人力ＢＯ〜Ｂ３を有している。コンパレ
ータ７００のＡｇＢＯ，ＡＬＢＯ出力なそれぞれコンパ
レータ７０２のＡＥＥＩ、ＡＬＥＩ入力に接続しコンパ
レータ７０２のＡＥＥＯ，ＡＬＢＯ出力をそれぞれコン
パレータ７０４の・ＡＥＢＩ、ＡＬＢＩ入力に接続する
ことにより、コンパレータ７００．７０２，７０４は互
いにリンクしている。コンパレータ７００の４０〜４３
人力はＣＬＫ幅カウンター６１０〜ＣＮＴ、０〜ＣＮＴ
、３出力に、コンパレータ７０２の４０〜４３人力はＣ
ＮＴ、４〜ＣＮＴ、７出力に、コンパレータ７０４の４
０１４１人力はＣＮＴ、８、ＣＮＴ、９出力に、それぞ
れ接続されている。コンパレータ７０００ＢＯ〜、Ｅ３
人力は値”５７″のビット０〜３に、コンパレータ７０
２のＥＯ〜Ｂ３人力はビット４〜７に、コンパレータ７
０４の８０１３１人力はビット８．９にそれぞれセット
されている。コンパレータ７００のＡＧＢＩ、’ＡＥＥ
Ｉ人、力およびコンパレータ７０２．７０４のＡＧＢＩ
入力は、正論理圧力ＶＤＤに接続され、コンパレータ７
００のＡＬＥＩ入力およびコンパレータ７０４の非使用
Ａ２、Ａ３、Ｂ２．３３人力はアースされている。コン
パレータ７０４のＡＧＢＯ出力はライン６４４のＵＰ／
ＤＮ信号からなり、三つのカウンター７０６，７０８．
７１０のアップ／ダウン入力Ｕ／Ｄに接続されている。

コンパレータ７０４のＡＥＥＯ出力はライン６４２の５
ＥＲＶＯ−８ＴＡＢＬＥ信号からなり、インバータ７１
２０入力に接続されている。

インバータ７１２の出力は／ＥＱＵＡＬ＠号からなり、
〃ωゲート７１４０入力に接続さね、ＡＮＤゲート７１
４の他の入力はライン６３２のＴＥＣＬＫ信号に接続さ
れ、〃Ｄゲート７１４の出力はライン６４５のＣＣＬＫ
信号からなり、三つのカウンター７０６．７０８．７１
０のクロック人力ＣＬＫに接続されている。

ＲＦゲイン・カウンター６２２は三つの４ビツト・カウ
ンター７０６．７０８．７１０およびＮＯＲゲート７１
６゜７１８からなっている。各カウンター７０６，７０
８．７１０は”４５１６”４ビツト・カウンターが適切
であり、ライン６４４のＵＰ／ＤＮ信号に接続されたア
ップ／ダウン人力Ｕ／Ｄ’（有している。また、アース
されたＰＥ入力と、ライン５６６のＲＩＩＳＥＴ−ＲＦ
−ＧＡＩＮ信号に接続されたリセット入力Ｒ８Ｔと、Ａ
ＮＤゲート７１４の出力に接続されたクロック人力ＣＬ
Ｋ’ｌｌ有している。第一カウンター７０６は第二カウ
ンター７０８のキャリーアウト出力ξ）に接続されたキ
ャリーイン入力ξ１を有し、第二カウンター７０８はＮ
ＯＲゲート７１６の出力に接続されたキャリーイン人力
δ”−１’を有している。ＮＯＲゲート７１６は、ライ
ン５４６のＦＡＳＴ／５ＬＯＷ制御信号とＮＯＲゲート
７１８の出力とに接続された入力を有している。ＮＯＲ
グー）７１８の入力は、ライン５４６のＦＡＳＴ／５Ｌ
ＯＷ制御信号と第三カウンター７１０のキャリーアウト
出力ＣＯと（接続されている。第一カウンター７０６は
ライン５４８に信号Ｄ／Ａ４〜Ｄ／Ａ７にそれぞれ相当
する出力Ｑ１〜Ｑ４’に発生し、第二カウンター７０８
はライン５４８に信号Ｄ／ＡＯ〜ＤＲＡＮｒｃそれぞれ
相当する出力Ｑｌ〜Ｑ４を発生する。

カスケード接続されたコンパレータ７００，７０２．７
０４は、ＣＬＫ幅カウンター６１０の出力ＣＮＴ、Ｏ〜
ＣＮＴ、９’５ｔ：、値＠５７”に相当するディジタル
・ビットＯ〜９と比較する。ＣＮＴ、０〜ＣＮＴ、９値
が１５７１よりも大きいか等しければ、コンパレータ７
０４のＡＧＢＯ出力は−１１１ＧＨ″である。ＣＮＴ、
０−ＣＮＴ、９値が１５７”よりも小さいか等しければ
、ＡＧＢＯの出力は′″ＬＯＷ”である。ＣＮＴ、Ｏ〜
ＣＮＴ、９値が５７”に等しげれば、コンパレータ７０
４のＡＥＢＯ出力は′″ＨＩＧＨ″′であり、それ以外
のときにはＡＩＩＥＯ出力は″”ＬＯＷ”である。

ＡＧＥＯ出力が′″ＩＩ　Ｉ　Ｇ　Ｈ″であることは、
データ貯蔵素子２２内のオシシレータフ２０フフ発生器
１４０が公称１、００　Ｋｌｌ　ｇ　よりも低い周波数
で作動していることを示し、’ＨＩＧＨ’のＡＧＥＯ出
力は次（１）ＬＥＣｒ、にパルスが−ｙイン６３２に発
生すると、カウンター７０６，７０８．７１０ｔスロー
・モードでのみ、１ずつカウント・アップさせる。

一方、”ＬＯＷ”のＡＧＥＯ出力はオシシレータフ２０
フフ発生器１４０が公称１１００ＫＨよりも高いか、そ
れに等しい周波数で作動していることを示し、次のＬＥ
ＣＬＩｒパＡ／スの発生時に、カラフタ−７０６，７０
８，７１０ｔ／スロー・モードでのみ、ｌずつカウント
・ダウンさせる。

”ＨＩＧＨ″のＡＥＢＯ出力はオシシレータフ２０フフ
発生器１４０が正確に公称１００　ＫＨｚで作動してい
ることを示し、インバータ７１２の出力を”ＬＯＷ”に
し、したがってＡＮＤゲート７１４の出力を”ＬＯＷ”
に保ち、ＣＯＭＢ４１ＧＮＡＬ　の大きさの調整が要求
されていないので、カウンター７０６．７０８．７１０
はクロックされない。

ＲＦゲイン・カウンター６２２はファースト・モードお
よびスロー・モードで作動することができる。マイクロ
プロセッサ−５００から”ＨＩＧＨ”のＲＥＳＥＴ−Ｒ
Ｆ−ＧＡＩＮＩＩＩ１ｇＩＪ信号が入力すると、出力Ｄ
／ＡＯ〜Ｄ／Ａ７はゼロにリセットされる。ファースト
・モードにおいては、マイクロプロセッサ−５００から
のライン５４６のＦＡＳＴ／５ＬＯＷ信号は＠ＨＩＧＨ
”であり、第二カウンター７０８のキャリーイン人力σ
７に接続されたＮＯＲゲート７１６の出力を”ＬＯＷ”
にし、ＬＥＣＬＫパルス毎に出力Ｄ／ＡＯ−Ｄ／Ａ３’
（増加させる。スロー・モードにおいては、マイクロプ
ロセッサ−５００からのＦＡＳＴ＃ＬＯＷ＠号は”ＬＯ
Ｗ”であるので、ＮＯＲゲート７１６の出力は第三カウ
ンター７１０のキャリーアウト出力面の状態如何による
。ＵＰ／ＤＮラインが″”ＨＩＧＨ”と仮定すると、カ
ウンター７１０は値１４までカウントするので、キャリ
ーアウト出力σ万は”ＨＩＧＨ”に保たれる。次のカウ
ントで、カウンター７１０の出力は１５になるので、キ
ャリーアウト出力ｄ）は“ＬＯＷ”になり、ＮＯＲゲー
ト７１８の出力なＨＩＧＨ”にさせ、ＮＯＲゲート７１
６の出力を’ＬＯＷ″にさせるので、次のＬＥＣＬＫパ
ルスでカウンター７０８の出力Ｄ／Ａ４〜Ｄ／Ａ７を増
加させる。次のＬＥＣＬＫパルスで、第三カウンター７
１０のキャリーアウト出力ＣＯは再び′″ＨＩＧＨ”に
なり、この第三カウンター７１０が再びロール・オーバ
ーするまで、第二カウンター７０８がカウントすること
を妨げる。以上のように、スロー・モードにおいては、
ライン５４８のＤ／ＡＯ〜Ｄ／ＡＴ出力はファースト・
モードにおけるよりも１６倍遅い率で変化する。

第１４図は、第８図のデータリンク素子２０のデータ・
インターフェース論理回路５２０のブロック図である。

同図に示すように、データ・インターフェース論理回路
５２０は、入力部５２０ｇと出力部５２０ｂとからなっ
ている。入力部５２０ｇは、第一、第二ＦＩＦＯレジス
ター７２０．７２２と、それに対応する第一、第二シフ
ト・レジスター７２４，７２６とからなっている。実施
例では、シフト・レジスター７２４，７２６は８ビット
直列入力並列出力シフト・レジスターを用いている。第
一シフト・しシスター７２４はライン５６０でＲＥＡＤ
−ＤＡＴＡ信号に接続されたビット直列データ入力を有
し、第−ＦＩＦＯレジスター７２０のデータ入力に接続
された８ビツト並タリ出力を有している。第−ＦＩＦＯ
レジスター７２０は、バス５２４を通してマイクロプロ
セッサ−５００へ接続すれた制御信号ＲＤ−ＦＩＦＯ−
ＦＵＬＬと８ビット並列データＲＤＯ−ＲＤ７ｆ：出力
する。また、マイクロプロセッサ−５００からバス５２
４を通してＲＤ−ＦＩＦＯ−ＣＬＫ制御信号を入力とし
て受ける。第二シフト・レジスター７２６はライン５６
２でＶＥＲ−ＤＡＴＡ信号に接続されたビット直列デー
タ入力を有し、第二ＦＩＦＯレジスター７２２のデータ
入力に接続された８ビット並列データ出力を有している
。第二ＦＩＦＯレジスター７２２はバス５２４１ｇ！：
通してマイク四プロセッサー５００へ接続された８ビッ
ト並列データ信号ＶＤＯ〜ＶＤ　７’に出力する。ライ
ン５６４のＣＬＫ信号がシフト・レジスター７２４，７
２６両方のクロック入力に供給され、ライン５７４のＬ
ＯＡＤ信号が制御入力としてＦＩＦＯレジスター７２０
，７２２両方に接続されている。

データ・インターフェース論理回路５２０の出力部５２
０ｂは、シフトレジスター７２８とＦＩＦＯレジスター
７３０とからなっている。シフト・レジスター７２８は
好ましくは８ビット並列入力直列出力シフト・レジスタ
ーからなり、ＦＩＦＯレジスター７３０の出力に接続さ
れた８ビット並列データ入力を有し、ライン５５８の０
ＵＴ−ＰＵＴ−ＤＡＴＡ信号からなるビット直列データ
出力を有している。シフト・レジスター７２８は、さら
にライン５６４のＣＬＫ信号ＩＩＣ接続されたクロック
入力およびライン５７４のＬＯＡＤ信号に接続されたロ
ード入力を有している。

ＦＩＦＯレジスター７３０はマイクロプロセッサ−５０
０からバスｓｚ４ｙｔｍして８ビット並列データ人力Ｗ
ＤＯ〜ＷＤ７とクロツク入力ＷＲＴ−ＦＩＦＯ−ＣＬ耽
受け、制御信号ＷＲＴ−ＦＩＦＯ−ＦＵＬＬを出力する
。

ＣＬＫ信号が入力部５２０ｇのシフト・レジスター７２
４．７２６ヘビツト直列データをクロックすると、シフ
ト・レジスター７２４，７２６は８ビツトデータ・ワー
ドを内部で形成する。第８のＣＬＫ信号毎罠、シフト・
レジスター７２４，７２６からの８ビツト・データ・ワ
ードをＦＩＦＯレジスター７２０．７２２ヘロードしな
がら、ＬＯＡＤ信号は″ＨＩＧＨ″になる。マイクロプ
ロセッサ−５００はバス５２４を通してＦＩＦＯレジス
ター７２０と通信し、ＦＩＦＯレジスｐ−７２０がＲＤ
−ＦＩＦＯ−ＦＵＬＬ制御信号に対し十分であるかどう
か、また、ＦＩＦＯレジスター７２０からの８ビツト・
データ・ワードＲＤＯ−ＲＤ７お工びＦＩＦＯレジスタ
ー７２２からの８ビツト・データ・ワードＶＤＯ〜ＶＤ
７Ｙ読むかどうかを決定し、データを受は取ったことを
示すために、ＦＩＦＯレジスター７２０．７２２へＲＤ
−ＦＩＦＯ−ＣＬＫ信号を出力する。

前に記したように、データ貯蔵素子２２が読込モードに
あるとき、データはＦＩＦＯレジスター７２０にのみ現
れ、書出モードの後の照合モードにあるとき、データは
ＦＩＦＯレジスター７２２にのみ現れる。ＦＩＦＯレジ
スター７２０゜７２２両方の中味を調べることにより、
マイクロプロセッサ−５００は、どんなモードがデータ
貯蔵素子２２内にあるかのみならず、データ貯蔵素子２
２から反射されたデータ・、ビットを相シフト又は時間
シフトさせる伝送エラーが起こったかどうかさえも、決
定することができる。後者の場合、マイクロプロセッサ
−５００は適切な矯正手段、すなわち再伝送を開始する
ことができる。

出力部５２０ｂにおいて、マイクロプロセッサ−５００
ｈＦＩＦｏレジスター７３０と通信し、８ビツト・デー
タ・ワードを受は取るｆｓ備ができているかどうか決定
する。

“ＬＯＷ”のＷＲＴ−ＦＩＦＯ−ＦＵＬＬ制御信号を通
してデータ・ワードを受ける準備ができていることをＦ
ＩＦＯレジスター７３０が示せば、マイクロプロセッサ
−５０つはｆ−１’−ワー　ドＷＤｊ）　〜ＷＤ７をＦ
ＩＦＯｖシスター７３０人力にロードし、ＷＲＴ−ＦＩ
ＦＯ−ＣＬＫ傷号を出力する。

ＬＯＡＤ信号が入力すると、ＦＩＦＯレジスター７３０
は８ビツト・データ・ワードをシフト・レジスター−７
２８へ出力し、シフト・レジスター７２８はＣＬＫ信号
の各周期毎に０ＵＴＰＵＴ−ＤＡＴＡ　信号としてライ
ン５５８に１ビツトずつ、データ・ワードをクロック・
アウトする。

第１５図は、第８図のデータリンク素子２ｏの反射計５
０６の回路図である。

同図に示された反射計５０６は周知のものであり、反射
計５０６自身では本発明を構成しない。反射計５０６は
、既知の特性インピーダンスが得られるように、一対の
調伏送＃７４２ａ、７４２ｂの間に置かれたＲＦ導体７
４０からなっている。ＲＦ２４体７４０の一端７４４は
ライン５３８によってコイル５４ａの一端に接続され、
他端７４６は可変ゲイン・アンプ５０８からのＣＯＭＥ
−８ＩＧＮＡＬ　をライン５３６で受ける。並列銅伝送
線７４２ａの一端７４８は抵抗７４９を介してアースさ
れ、他端７５０はダイオード７５２と抵抗７５４を介し
てアースされている。抵抗７５４を横切る信号がライン
５４０により、フィルター／アンプ５１２０入力に接続
されている。同様に、並列鋼伝送線７４２６の一端７５
６は抵抗７５８ン介してアースされ、他端７６０はダイ
オード７６２と抵抗７６４を介してアースされている。

調伏送線７４２５の一端７５０でフィルター／アンプ５
１２に接続された信号の振幅は、データ貯蔵素子２２か
ら反射された“インピーダンス変調された”結合信号の
相対的振幅を示している。この反射信号の振幅変化はデ
ータ貯蔵素子２２からのデータとクロックの情報を現し
ている。

第１６図は、第６図のデータ貯蔵素子２２内のＲＡＭ１
１５又はそれと同等のＥＨ：Ｐ−ＲＯＭのデータ貯蔵位
置の論理区分を示すメモリー・マツプである。

同図に示すように、メモリー位置は１６ブロツク８００
〜８１５に論理分割され、各ブロックは８つの８ビツト
・ワードからなり、１７’ロック当り計６４ビットから
なって〜・る。ブロックｌからブロック１５（８０１〜
８１５）は、多様な目的のために所望するどんなデータ
もストアすることができるフリー貯蔵として指定され得
る。各ブロック１〜１５（８０１〜８１５）内のデータ
は、データリンク素子２０によって自由に読まれ得る。

しかし、書出モード制御コードが最初に受は取られるま
では、各ブロック１〜１５（８０１〜８１５）内のデー
タは、データリンク素子２０から受けたデータによって
上書きされないように保護されている。ブロックｏ（ｓ
ｏｏ）は貯蔵の最初の８ワードからなり、ブロック１〜
１５（８ｏｔ〜８１５）とは幾分違って取り扱われてい
る。ブロック１〜１５と同様に、ブロックＯのワードｌ
からワード７のデータは、データリンク素子２０によっ
て自由に読まれ得る。ブロック１からブロック７までは
、データ素子の種類・型、続き番号、製造日、および特
別の顧客データのような、データ貯蔵素子２２が製造さ
れた時にストアされた情報を含んでいる。ワード７は、
ワード１〜６に対するチェック・サム又は縦パリティ値
を含んでいることが好ましい。同様Ｋ、各ブロック１〜
１５（８０１〜８１５）の最後のワードは、そのブロッ
クのワードθ〜６に対するチェック・サム又は縦パリテ
ィ値を含むことが好ましい。しかし、ブロック１〜１５
と異なり、ブロックＯのワード１〜７内のデータは、書
出モードには書き込筐れ得ない。ただし、データ貯蔵素
子２２を初期化モードに置くのに適切なモード制御コー
ドをデータ貯蔵素子２２が受けたときにのみ、ワード１
〜７は曹き込まれ得る。ブロック０　（８００）のワー
ド０は各データ貯蔵素子２２に対する書込キーを含んで
いるが、ブロック０のワードＯに対する続出アクセスも
書込アクセスも通常は許されない。データ貯蔵素子２２
が初期化モードにあるとぎのみ、書込キーは読１れ得て
、曹き込まれ得る。

第１７図は、第７（１）図のカッシレータフ２１２２発
生器１４０によって発生した信号のＴＯ〜Ｔ３４のタイ
ミング・チャートである。

カッシレータフ２１２２発生器１４０は、実施例では公
称１００　ＫＨｚで作動しているので、各信号Ｔｏ−Ｔ
３４は１０μｓｇｅの周期２持っている。公称１０ＣＩ
ＫＨｚの周波数では、ＴＯ倍信号立上りとＴ３４信号の
立上りとの間の総遅れは５μｓｅｃである。もちろん、
カッシレータフ２１２２発生器１４θの周波数、したが
って信号の総伝播遅れと周期はデータリンク素子２０か
らのＣＯＭＥ−８ＩＧＮＡＬ信号の振幅の制御に左右さ
れる。

第１８図は、データリンク素子２０お工びデータ貯蔵素
２２内の各信号の相対的タイミングを示すタイミング・
チャートである。

データリンク素子２０内のマイクロプロセッサ−５００
は、４９ＭＨｚのキャリヤー金発生する＠ＨＩＧＨ”の
０８Ｃ−ＯＮ制御信号を出力する。

マイクロプロセッサ−５００はＲＦゲイン・カウンター
６２２をリセットするためにまず“ＨＩＧＨ”のＲＥＳ
ＥＴ−ＲＦ−ＧＡＩＮ信号を発生し、次に“ＬＯＷ″に
する。次に、４９ＭＨｚのキャリヤーの振＠を急に立ち
上らせるために、”ＨＩＧＨ”のＦＡＳＴ／５ＬＯＷ信
号全発生する。

キャリヤーの振幅が大きくなると、データ貯蔵素子２２
の論理電源電圧ＬＯＧＩＣＶＣＣも大きくなるので、カ
ッシレータフ２１２２発生器１４０はクロック信号ＣＬ
Ｋ’３’ｃ発生する。データ貯蔵素子２２の出力データ
回路１５０からデータリンク素子２０に反射されるＣＬ
Ｋ３信号の振幅と周波数は、ＬＯＧＩＣＶＣＣが大きく
なるにつれ、大きくなる。また、ＬＯＧＩＣＶＣＣが大
きくなるにつれ、ある時点でデータ貯蔵素子２２全リセ
ツトするまで、データ貯蔵素子２２内のＲＥＳＥＴ信号
のレベルが増す。

データ貯蔵素子２２がＣＬＫ３信号をＩＮＰＵＴ−ＤＡ
ＴＡ信号（図示せず）のクロック成分のようにデータリ
ンク素子２０に反射するので、サーボ制御論理回路５１
８はクロック成分の７エーズ上にロックしようとし、そ
の周波数を安定させようとする。初めは、ＰＬＬ−ＬＯ
ＣＫ信号と５ＥＥＶＯ−３ＴＡＢＬＥ信号（叙−ＨＩＧ
Ｈ“であるよりは−ＬＯＷ″であることが多い。しかし
、≠−タリンク素子２０とデータ貯蔵素子２２とが同期
され安定化してくると、ＰＬＬ−ＬＯＣＫ信号と５ＥＲ
ＶＯ−８ＴＡＢＬＥ信号はともに”ＨＩＧＨ”レベルに
安定化する。

ある時点で、ＰＬＬ−ＬＯＣＫ信号と５ＥＲＶＯ４ＴＡ
ＥＬＥ信号とから、マイクロプロセッサ−５００はデー
タリンク素子２０とデータ貯蔵素子２２とが十分に同期
し安定したと決定する。その決定は、例えば、信号の振
幅の時間平均を測り、その値を予めセットされているス
レッショールド値と比較することにエフ、行われる。こ
の時点で、マイクロプロセッサ−５００はＦＡＳＴ／５
ＬＯＷ制御信号を”ＬＯＷ’にリセットし、サーボ制御
論理回路５１６を幾分緩やかにリアクトさせてデータ貯
蔵素子２２からのクロック成分のフェーズと周波数を変
化させ、データリンク素子２０とデータ貯蔵素子２２と
の間のリンクを安定化させる。プリセット遅れの後、マ
イクロプロセッサ−５００はＨＩＧＨ”のＣＬＫ−ＥＮ
ＡＥＬＥ信号全出力し、これにニジデータリンク素子２
０のクロック信号ＣＬＫによってキャリヤーが変調され
、１クロック周期の後、データ貯蔵素子２２内のＲＥＳ
ＥＴ信号を″”ＬＯＷ’ｌｌＣさせる。その後で、８１
Ｍ１１５はメモリー位置ゼロで始まる貯蔵データ全自動
的に出力する。調時解読論理回路１１０とアドレス解読
論理回路１９０は、ワード０からのデータがデータリン
ク素子２０によって読１れることを妨げる。しかし、ワ
ード１の最初のビットに相当してメモリー位置が８にな
ると、貯蔵データはデータリンク素子２０に自由に反射
される。調時解読論理回路１１０は出力データ回路１５
０へのデータ出力のタイミングを制御するので、ＣＬＫ
３信号の発生の間に低下する。反射されたデータは、ク
ロック成分の間に発生する変調されたキャリヤー信号の
振幅における小さな降下として示される。

図示されていないが、データリンク素子２０がデータ貯
蔵素子２２ヘデータを書き込むべき結果において、変調
されたキャリヤー信号が、データリンク素子２０からの
データ・ビットが変調された信号のクロック成分の発生
の間に起こることを示す。また、変調されたキャリヤー
信号は、データリンク素子２０がデータ貯蔵素子２２か
らのデータを読んでいたときに観測されるように、これ
らのデータ・ビットが振幅における同一のわずかな低下
によって追従されていることも示している。これは、受
は取ったデータの正確さを照合するために、データ貯蔵
素子２２がデータリンク素子２０へ受は取ったデータを
自動的に送ｐ返すことによって起こる。

第１９図は、調時解読論理回路１１０によってデータ貯
蔵素子２２内に発生する各タイミング・クロック信号の
タイミング・チャートである。

これまでの図や説明では、第１９図の信号と逆相の信号
が現われていたけれども、ここでは理解を容易にし説明
を容易にする九めに、正相（正論理）で表現されている
。同図に示すように、ＥＥＡＤ−ＰＵＬＳＫ：信号はＴ
２、Ｔ２Ｂクロック信号のＡＮＤ関数として発生し、Ｗ
ＲＩＴＥ−ＰＵＬＳＥ信号はＴ３、’ｒ１２クロック信
号のＡＮＤ関数として発生味ＶＥＥ−ＰＵＬＳＥ信号は
７’１３、Ｔ２２２２クロツク信１）ＡＮＤ関数としテ
発生し、ＤＡＴＡ−ＷＩＮＤＯＷ信号は７’１９．７３
３クロック信号のＮＡＮＤＡＮＤ関数発生する。また、
クロック信号ＣＬＫ３は、ＴＯ，Ｔ１７クロツク信号の
ＡＮＤ関数として発生する。

第２０図は、データリンク素子２０とデータ貯蔵素子２
２内の各クロック・ゲート・タイミング信号の相対的タ
イミングを示すタイミング・チャートでちる。

同図において、変調されたキャリヤー信号がＣＬＫ成分
、ＥＥＡＤ−ＤＡＴＡ成分、ＷＲＩＴＥ−ＤＡＴＡ成分
およびＶＥＲ−ＤＡＴＡ成分を含んで示されている。Ｃ
ＬＫ成分に関するＲＥＡＤ−ＤＡＴＡ成分の相対位置は
、前に記した工うＫ、データ貯蔵素子２２内Ｆ）ＲＥ：
ＡＤ−ＰＵＬＳＥタイミング信号のタイミングによって
決められる。同様に、ＶＥＥＲ−ＤＡＴＡ成分の相対位
置を叙ＶＥＥ−ＰＵＬＳＥタイミング信号のタイミング
によって決められる。ＣＬＫ成分に関するｌ１ｌ−ＲＩ
ＴＥ−ＤＡＴＡ成分の相対位置は、前に記したように、
データリンク素子２０（ＤＷＲＩＴＦ；−ＷＩＮＤＯＷ
ゲート信号の相対位置によって決められる。また、デー
タリンク素子２０内のＶＥＲ−ＷＩＮＤＯＷ、ＲＥＡＤ
−ＷＩＮＤＯＷデ−タ・ゲート信号の相対位置は、前に
記したように、変調されたキャリヤー信号のＶＥＲ−Ｄ
ＡＴＡ、ＥＥＡＤ−ＤＡＴＡ成分が、それぞれＶＥＲ−
ＷＩＮＤＯＷ、ＲＥＡＤ−ＷＩＮＤＯＷデータ・ゲート
信号のほぼ中央で発生するような位置にある。同様に、
ＣＬＫ成分に関するデータ貯蔵素子２２内のＷＲＩＴＥ
−ＰＵＬＳＥ　　タイミング信号の相対位置は、・前に
記したように、ＷＲＩＴＥ−ＤＡＴＡ成分の相対位置に
対応している。

第２０図は、また、データ貯蔵素子２２内のクロック信
号ＣＬＫ３が、データリンク素子２０内のクロック信号
ＣＬＫと対応することを示している。同図に示されてい
るように、ＣＬＫ信号のフェーズはわずかにジッターす
る傾向があり、これに↓り、ＴＥＣＬＫ、ＬＥＣＬＫパ
ルスの７エーズもわずかにジッターしている。

第２１（α）図と第２１　（６）図は、第８図のデータ
リンク素子２０内のマイクロプロセッサ−５００の作動
ジ−タンスを示すフロー・チャートである。

まず、オペレーターは、データリンク素子２０内のマイ
クロプロセッサ−５００に第８図のオペレーターグをタ
ーン・オンさせるように、第５（α）図のデータリンク
素子２０のケース５０上のボタン５６を押す。すると、
マイクロプロセッサ−５００は”ＨＩＧＨ’のＦＡＳＴ
ｌＳＬＯＷ制御信号を出力して、ＥＦゲイン・カウンタ
ー６２１７アースト・モードにセットシ第１０図のフェ
ーズ・コンパレータ５９０から発生した７エーズ・エラ
ー信号の振幅を増すために可変ゲイン・アンプ５９２の
ゲインを最大値にセットする。次に、マイクロプロセッ
サ−５００はライン５４４のＣＬＫ−ＥＮＡＥＬＥ信号
金”倍信１に引いて、データ貯蔵素子２２、およびデー
タリンク素子２０内の様々な成分をリセットする。次に
、マイクロプロセッサ−５００はライン５６６にＨＩＧ
Ｈ’のＲＥＳＥＴ−ＲＦ−ＧＡＩＮ信号を出力して、最
初にデータ貯蔵素子２２へ伝送する過大振幅をもった信
号を妨げるために、ＲＦゲイン・カウンター６２２の出
力Ｄ／ＡＯ〜Ｄ／ＡＴｉ”ＬＯＷ“にリセットする。マ
イクロプロセッサ−５００は、次いで、ループ・カウン
ターを可変にセットし、ソフトウェア・プログラムにお
いて１μ口Ｃ周期に対応する値Ｎにセットする。この時
点で、データリンク素子２０のコイル５４αからデータ
貯蔵素子２２へ伝送されているライン５３６のＣＯＭＢ
−８ＩＧＮＡＬ信号は、変調されていない４９ＭＨｚの
キャリヤー信号からなっている。ＥＦゲイン・カウンタ
ー６２２のＤ／ＡＯ〜Ｄ／Ａ７出力は漸増するので、第
１８図に示したように、キャリヤー信号の振幅も漸増す
る。

次に、マイクロプロセッサ−５００はライン５７２．５
７０のｐｘ、ｒ、−ｒ、ｏｃｒｒ、ｓｇＲｖｏ−ｓｒＡ
Ｂｒ、ｇＭ号の状態ヲモニターする。マイクロプロセッ
サ−５００はこれらの信号を使って、データ貯蔵素子２
２が変調されていないキャリヤー信号を受け、ＣＬＫ３
信号を発生しているかどうか、およびそれらのクロック
信号の周波数が公称１１００ＫＨの周波数に一致してい
るかどうかを決定する。その結果、ＰＬＬ−ＬＯＣＫ信
号かＳ　Ａ’　ＲＶ　Ｏ−Ｓ　Ｔ　Ａ　Ｂ　Ｌ　Ａ’ｍ
号かのいずれかが”　ＨＩ　Ｇ　ＩＩ　”であるとマイ
クロプロセッサ−５００が決定したときには、マイクロ
プロセッサ−５００はＲＦゲイン・カウンター６２２を
スロー・モードにし′″ＬＯＷ”のＦＡＳＴｌＳＬＯＷ
制御信号を出力することにより可変アンプ５９２のゲイ
ン全最小にする。筐だ、ソフトウェア・ワード・カウン
ト変数全データ貯蔵素子２２から読まれるべきデータ・
ワードの数に相当する値Ｘにセラトスる。マイクロプロ
セッサ−５００は、いつＰＬＬ−ＬＯＣＫ、５ＥＲＶＯ
−８ＴＡＢＬＥ信号両方が″”ＨＩＧＨ−になるかを決
定するために、これらの両信号をモニターし続ける。マ
イクロプロセッサ−５００が、ライン５７２のＰＬＬ−
ＬＯＣＫ信号の状態が−ＬＯＷ“、又はライン５７０の
５ＥＲＶＯ−８ＴＡＥＬＥ信号の状態が＠ＬＯＷ’であ
ることを見出すたびに、マイクロプロセッサ−５００は
ソフトウェア・プログラム内にループ・カウントの値を
決定し・ループ・カウントが現在ゼロにおるかどりかみ
るためにチェックする。データリンク素子２０がデータ
貯蔵素子２２とのｉｍａｇｃ（ｌミ！Ｊ秒）間の通信に
失敗したことを示しながら、ループ・カウントの値がゼ
ロになると、マイクロプロセッサ−５００はライン５２
６に″ＬＯＷ’のｏｓｃ−ＯＮ信号を発生させて、オツ
シＶ−夕５１（ｌターン・オフさせる。次に、マイクロ
プロセッサ−５００はソフトウェア・スリーブ・カウン
ト変数を、実施例では９９惰＃＃ｃの待ち周期に相当す
る値Ｔにセットする。マイクロプロセッサ−５００は、
値がゼロになるまで、ソフトウェア・スリーブ・カウン
ト変数の値を毎回減らしながら、プログラム・ループを
実行する。その時点で、スリーブ状態に留するかどうか
を決定するために、マイクロプロセッサ−５００は１シ
ステム・ラン”ソフトウェア・フラグの値をチェックす
る。フラグが真であれば、マイクロプロ七ツサー５００
はライン５２６に”ＨＩＧＨ＃の０８Ｃ−ＯＮ信号を発
生させてオツシレータ５１０を再びターン・オンさせ、
データ貯蔵素子２２との通信を成功させる工うに新たな
試みを開始する。

、その通信成就の試みの最中に、データリンク素子２０
とデータ貯蔵素子２２とが現在同期しデータ貯蔵素子２
２が公称ｌθ０ＫＨｚでクロック信号を発生しているこ
と全売しながら、ＰＬＬ−ＬＯＣＬＳＥＲＶＯ４ＴＡＢ
ＬＥ信号の両方が”ＨＩＧＨ″で倍信ことを検知すると
、マイクロプロセッサ−５００はソフトウェア・ループ
・カウント変数の値を値Ｍにセットする。値Ｍは、ＰＬ
Ｌ−ＬＯＣＫ。

５ＥＲＶＯ４ＴＡＢＬＥ信号がさらに安定化される遅れ
周期全提供するように選択される。マイクロプロセッサ
−５００は、ループ・カウント変数が０になるまで、毎
回ループ・カウント変数を減らしながら、プログラム・
ループを実行する。遅れ周期の後で、マイクロプロセッ
サ−５００は第１４図のＷＲＴ−ＦＩＦＯ−ＦＵＬＬ信
号に、ＦＩＦＯレジスター７３０がデータで充満してい
るかどうかを決定するために、尋問する。ＦＩＦＯレジ
スター７３０がデータで充満されていなければ、マイク
ロプロセッサ−５００はＦＩＦＯ人カラインＷＤＯ〜Ｗ
Ｄ７にデータ・ワードをロードし、そのデータ・ワード
ｆＦＩＦｏレジスター７３０内にクロックするために、
ＷＲＴ−ＦＩＦＯ−ＣＬＫ信号を送る。ＦＩＦＯレジス
ター７３０がデータで充満されているなら、ＦＩＦＯレ
ジスター７３０が″”ＬＯＷ’になって新しいデータを
受は入れられるようになるまで、マイクロプロセッサ−
５００はＷＥＴ−ＦＩＦＯ−ＦＵＬＬ信号金モニターし
続ける。

次に、マイクロプロセッサ−５００は、Ｆ１１？０レジ
ス／−７２０，７２２がデータを持っているかどうか？
ｌＳＬ定するために、第１４図のＲＤ−ＦＩＦＯ−ＦＵ
ＬＬ信号に尋問する。このＲＤ−ＦＩＦＯ−ＦＵＬＬ信
号の状態が”ＨＩＧＨ−であれば、マイクロプロセッサ
−５００はＦＩＦＯレジスター７２０．７２２からデー
タ・ワードＲＤθ〜ＲＤ７、ＶＤＯ〜ＶＤ７を読み、Ｆ
ＩＦＯレジスター７２０，７２２にデータ・ワードが受
は取られたことを知らせるために、ＲＤ−ＦＩＦＯ−Ｃ
ＬＫ信号信号化発生。マイクロプロセッサ−５００がＦ
ＩＦＯレジスター７２０，７２２からデータ・ワードを
読むたびに、データ貯蔵素子２２の全内容が読筐れるべ
きであるなら実施例では最初に１２８にセットされるソ
フトウェア・ワード・カウンター変数の値を、マイクロ
プロセッサ−５００は減らす。ワード・カウント変数の
値が非０（ゼロ以外の数）に留まっている限り、マイク
ロプロセッサ−５００は（必要なら）ＦＩＦＯレジスタ
ー７３θにデータ・ワードを書き出し続け、ＦＩＦＯレ
ジスター７２０．７２２からデータ・ワードを読み出し
続ける。

所望のデータがすべて読まれたことを示して、ワード・
カウント変数の値がゼロに等しくなると、他の読み／書
き操作金始める前に、ＰＬＬ−ＬＯＣＬＳＥＲＶＯ−８
ＴＡＥＬＥ信号金再びモニターすべきかどうか決定する
ために、マイクロプロセッサ−５００はソフトウェア・
フラグの１チ工ツク同期’ｔｌ−チェックする。フラグ
が″ＬＯＷ”であれば、マイクロプロセッサ−５００は
ワード・カウント変数を値Ｘにリセットし、ＦＩＦＯレ
ジスター７２０．７２２．７３０ヘデータ・ワード金再
び１き込み、ＦＩＦＯレジスター７２０．７２２．７３
０からデータ・ワードを再び読み出す。また、フラグが
＝ＨＩＧＨ”であれば、マイクロプロセッサ−５００は
ワード・カウント変数金値Ｐにリセットし、ライン５７
２．５７０のＰＬＬ−ＬＯＣＫ。

５ＥＥＶＯ４ＴＡＢＬＥ信号の状態を再びモニターすム
電源供給に要した時間よジも短い時間がデータリンク素
子２０とデータ貯蔵素子２２を同期させ安定化させるの
に必要なので、この段階でループ・カウンターに割り当
てられた値は、最初にセットされた値とは異なることく
注意すぺぎである。マイクロプロセッサ−５００がＰＬ
Ｌ−ＬＯＣＫ。

５ＥＥＶＯ−３ＴＡＥＬ側両信号が”ＨＩＧＨ”である
と決定すると、マイクロプロセッサ−５００は前に記し
たように処理を続ける。

第２１（αλ（ｂ）図には示されていないけれども、マ
イクロプロセッサ−５００がワード・カウント変数の値
がゼロであると決定し、伝送エラーが発生していないと
決定すると、マイクロプロセッサ−５００はデータリン
ク素子２０のケース５０上に装着されｆｃＬＨ：Ｄのよ
うな表示器を、データ貯蔵素子２２とデータリンク素子
２０との間の通信が成功して為されたことをオペレータ
に示す手段として、発光させる。

ここで詳細に記述された電子的データ貯蔵・伝送・取り
量し装置およびその方法は本発明の一例であって、本発
明を限定するものではない。本発明の範囲を逸脱しない
で、種々の変形が可能である。

〔発明の効果〕

以上説明したように、本発明の電子的データ貯蔵・取り
出し装置およびその方法は次のような効果を有している
。

まず、データ貯蔵手段は、データリンク手段から伝送さ
れ次結合信号から作動に必要な電源をすべて得ることが
できる。データリンク手段がデータ貯蔵手段の近くに位
置しているとき、データリンク手段は結合信号を連続的
に伝送するので、データ貯蔵手段は連続的に電源を得て
、作動することができる。従来技術とは異なり、データ
リンク手段がデータ貯蔵手段に電源を供給するための通
信には休止がなく、かつ、双方向通信を起こさせるため
にデータ貯蔵手段に電源全供給することにも休止がない
。

筐た、本発明によれば、データリンク手段とデータ貯蔵
手段との間の同時・双方向データ通信を、単一のチャン
ネルを通して行うことができる。本発明においては、デ
ータ貯蔵手段の要素となるような伝送器や他のチャンネ
ルを付加することなしに、上記同時・双方向データ通信
を成就することができる。このような本発明は、従来技
術によるよりもより高率の通信全データリンク手段とデ
ータ貯蔵手段との間に行わせることができるばかジでな
く、データ貯蔵手段の要素の数を顕著に減らし、従って
製造コストを著しく下げることもできるので、低コスト
・大量生産・小型化という要請に技術的・経済的にこ之
えることができる。

さらに、本発明においては、データリンク手段とデータ
貯蔵手段との間の通信は、非接触で遂行することができ
る。

物理的な電気配線全両手段の間に行う必要が省けるので
、コストが低減し、小型化もされ、また、信頼性が向上
する。

また、従来の受動的磁気メディアを使用した装置に比べ
本発明は読み・書き双方の能力金保ちながら、↓り小製
のパッケージ内により増加した貯蔵密度と容量を与える
ことができる。

さらに、本発明のデータ貯蔵・取り出しシステムによれ
ば、データを秘密にし、貯蔵データを不注意に上書きす
ることから保獲し、受けたデータを自動的に照合するこ
とができる。また、標準読み・書きモードに加えて、あ
る選択された貯蔵位置へのコード・アクセス金効果的に
するために、初期化モードが与えられている。

【図面の簡単な説明】

第１図は情報貯蔵・取り出し装置の要部全示すブロック
図、第２図は小型データ貯蔵素子の斜視図、第３（α）
図は患者同定用ブレスレツ）Ｋ小型データ貯蔵素子を装
着した例を示す斜視図、第３（ｂ）図は試験管のよらな
採液容器に小型データ貯蔵素子全装着した例を示す斜視
図、第４　（ｃＬ）図は第２図のデータ貯蔵素子の一実
施例よりなる構造を示す分解斜視図、第４（ｂ）図は他
の実施例よりなるデータ貯蔵素子の構造全売す分解斜視
図、第５（８）図はポータプルなデータリンク素子の側
面面、第５（ｂ）図は第５（８）図のデータリンク素子
の上部の拡大斜視図、第６図はデータ貯蔵素子の要部全
示すブロック図、第７　（ｚ）図はデータ貯蔵素子の電
源／データ分離器の回路図、第７（ｂ）図はデータ貯蔵
素子のリセット論理回路の回路図、第７（６）図はデー
タ貯蔵素子のモード制御論理回路の回路図、第７（ｄ）
図はデータ貯蔵素子の調時解読論理回路の回路図、第７
（ｅ）図はデータ貯蔵素子のアドレス・カウンター、ア
ドレスＭＵ論理回路およびＲＡＭの回路図、第７（ｆ）
図はデータ貯蔵素子のオツシレータ／クロック発生器の
回路図、第７（ｇ）図はデータ貯蔵素子の出力データ回
路の回路図、第７（ｈ）図はデータ貯蔵素子のパワーオ
ン・リセット回路の回路図、第８図はデータリンク素子
の要部のブロック図、第９図はデータリンク素子の入力
／出力ゲート論理回路の回路図、第１０図はデータリン
ク素子のサーボ制御論理回路のブロック図、第１１図は
第１０図のＰＬＬカウンターおよび解読論理回路の回路
図、第１２図は第１０図のクロック論理回路、ＣＬＫ幅
カウンター、モジューロ・記カウンター、シフト・レジ
スター、ウィンドー解読論理回路、およびロード論理回
路の回路図、第１３図は第１θ図の大きさ比較器お工び
ＲＦゲイン・カウンターの回路図、第１４図はデータリ
ンク素子のデータ・インターフェース論理回路のブロッ
ク図、第１５図はデータリンク素子の反射針の回路図、
第１６図はデータ貯蔵素子のデータ貯蔵位置の論理的分
割全示すメモリー・マツプ、第１７図はオツシレータ／
クロック発生器から発生した信号の相対的タイミングを
示すタイミング・チャート、第１８図はデータ貯蔵素子
およびデータリンク素子内の各信号の相対的タイミング
を示すタイミング・チャート、第１９図は調時解読論理
回路から発生した各タイミング・クロック信号のタイミ
ング・チャート、第２０図はデータリンク素子およびデ
ータ貯蔵素子内の各クロック・ゲート・タイミング信号
の相対的タイミングを示すタイミング・チャート、およ
び第２１（α）（ｂ）図はデータリンク素子内のマイク
ロプロセッサ−の作動シーケンスを示すフローチャート
である。２０・・・データリンク素子　２２・・・データ貯蔵素
子２４・・・ＩＣチップ　２６・・・コイル　２８・・
・ハウジング３６・・凹ｍ３Ｂ・・・ハウジング　４０
・・・ベース４２５Ｌ・・・カソード　４２６・・・ア
ノード　５０・・・手持ちケース５２・・・頭部　５４
・・・凹部　５４ａ・・・コイル　５６・・・スイッチ
１００・・・電源／データ分離器　１１０・・・調時解
読論理回路１１５・・・ＲＡＭ（ランダム・アクセス・
メモリー回路）１２０・・・モード制御論理回路　１３
０−ＩＪ上セツト理回路１４０・・・オツシレーター／
クロック発生器　１４５・・・パワーオン・リセット論
理回路　１５０・・・出力データ回路１７０・・・アド
レス・カウンター　１８０・・・初期化コード発生器　
１９０・・・アドレス解読論理回路　２００，２０２．
２０４・・・Ｎ−チャンネルＦＥＴ（を界効果型１ラン
シスター）　　２１２・・オペ−アンプ　２１６・・・
シュミット・トリガー　２２０・・・Ｄ−ラッチ　２３
（）、２３２・・・Ｄ−ラッチ２３４．２３６．２３８
．２４０　・・ＮＯＲゲート　２４２．２４６．２５２
．２５４・・・ＡＮＤゲート　２４４．２４８・・−Ｘ
ＯＥゲート２５０・・・ＯＲゲート　２６０．２６８．
２７０．２７２．２７４．２７６．２７８．２８０・・
・ＮＡＮＤゲート　２６４．２８２・・ＡＮＤゲート　
２８４．２８６．２８８・・・インバーター２９２．３
０８．３１２・・・ＯＲゲート　２９４．２９８．３０
６．３１４・・・ＮＯＲゲート　３０２．３０４．３０
５・・・ＮＡＮＤゲート　２９６．３１０・・・ＡＮＤ
ゲート３００・・・インバーター　３５０〜３８６・・
・インバーター３０８・・・ＨＡＮＤゲート　４０４〜
４８６・・・ＭＯＳ　−Ｆｌ：Ｔ５００・・・マイクロ
ブロセツ？−５０２・・・バス　５０６・・・反射計　
５０８・・・アン７’　　５１０・・・オンシレーター
５１２・・フィルター／アンプ　５１４・・総和接合部
５１６・・・入カン出力ゲート論理回路　５１８・・・
サーボ制御論理回路　５２２・・・クロック　５２４・
・・バス　５８０．５８２．５８４・・・ＨＡＮＤゲー
ト　５８６．５８８．５９０・・ＡＮＤ’ｙ’−ト　５
９１・・・フェーズ・コンパレーター・・・可変ゲイン
・アンプ　５９６・Ｔ／Ｃｏ（’Ｉｔ圧制御オ、ツシレ
ーター）　６００・・・ＰＬＬカウンター　６θ２・・
・解読論理回路　６０８・・・クロック論理回路　６１
０・・・ＣＬＫ幅カウンター　６１２・モジューロ・ｎ
カウンター　６１４・・・シフト・レジスター　６１６
・・・ウィンド解読論理回路６１８・・・ロード論理回
路　６２０・・・大きさ比較器　６２２・・・ＲＦゲイ
ン・カウンター　６２４・・・Ｄ／Ａコンバーター６２
６・・・オツシレータ−６５２・・イデコーダ−６５４
゜６５６・・・宮。デコーダー　６５８．６６０・・・
Ｊ−にフリップ・７０ツブ　６６４．６６６　Ｄ−ラッ
チ　６６８．６７０．６７２．６７４・・・ＡＮＤゲー
ト　６７５・・・インバーター６７６．６７８・・・モ
ジューロ・外カウンター　６８０．６８２・・・シフト
・レジスター　６８４．６９４・・・ＯＲゲート　６８
６・・・ＮＯＲゲート　６８８．６９０．６９２・・・
Ｒ−Ｓラッチ　６９６・・・Ｄ−ラッチ　６９８・・・
４ビツト・カウンター　７００．７０２．７０４・コン
パレーター７０６．７０８．７１０：・・４ビツト・カ
ウンター　７１２・・・インバーター　７１４・・・Ａ
ＮＤゲート　７１６．７１８・・・ＮＯＲゲート　７２
０．７２２．７３０・・・ＦＩＦＯレジスター　７２４
．７２６．７２８・・シフト・レジスター７４０・・・
ＲＦ導体　７４２α、７４２ｂ・・・調伏送線８００〜
８１５・・・（論理的に分割されたメモリー位置の）ブ
ロック。ＦＩＧ、　ＩＦＩＧ、　２　　　　　　　　ＦＩＧ、　３ｂ手続補正
書昭和６２年２月１６日特許庁審査官　黒　１）明　雄　殿１、事件の表示昭和６２年特許願第４２２１号２、発明の名称電子的データ貯蔵・伝送・取り出し装置およびその方法
３、補正をする者事件との関係　　特許出願人名称　アボット　ラボラトリーズ４、代理人５、補正の対象願書に添付の手書き明細書の浄書６、補正の内容別紙のとおり、ただし明細書の内容の補正はない。

Claims

【特許請求の範囲】

（１）　データ伝送手段および少なくとも一つのデータ
受信手段からなり、前記データ伝送手段が、電源成分と
データ成分とを有する結合信号を発生する手段、および
データ伝送手段がデータ受信手段の近くに持つて来られ
たときデータ受信手段に前記結合信号を連続的に伝送す
る手段を含み、前記データ受信手段の各々が、前記結合
信号を受信する手段、該結合信号から操作電源とデータ信号とを得る手段、お
よび前記データ伝送手段内のデータに従つて前記結合信
号を変調する手段を含み、さらに、前記データ伝送手段が、データ信号を得るため
に前記結合信号を復調する手段を含む電子的データ伝送装置。
（２）　データリンク手段および少なくとも一つのデー
タ貯蔵手段からなり、前記データリンク手段が、リンク
・データ信号を貯蔵する手段、該リンク・データ信号か
ら得た電源成分とデータ成分とを有する結合信号を発生
する手段、および前記データ・リンク手段と前記データ
貯蔵手段との間に物理的な電気的接触なしにデータ・リ
ンク手段をデータ貯蔵手段の近くに持つてきたときに、
データ貯蔵手段に前記結合信号を連続的に伝送する手段
を含み、前記データ貯蔵手段の各々が、前記結合信号を
受信する手段、該結合信号から操作電源とデータ信号と
を得る手段、該得たデータ信号を貯蔵する手段、および
該貯蔵されたデータ信号に従つて結合信号に与えられた
負荷を変えることにより結合信号を変調する手段を含み
、さらに、前記データ・リンク手段が、リンク・データ信
号を得るために前記結合信号を復調する手段を含む電子
的データ貯蔵・伝送・取り出し装置。
（３）前記データ貯蔵手段の各々が小型の集積回路チツ
プからなる特許請求の範囲第２項記載の電子的データ貯
蔵・伝送・取り出し装置。
（４）前記データ貯蔵素子の各々に前記結合信号を連続
的に伝送する前記手段、および結合信号を変調する前記
手段が、実質的に同時に作動することにより、前記デー
タリンク手段とデータ貯蔵手段との間にデータが双方向
的に、かつ、実質的に同時に伝送される特許請求の範囲第２項記載の電子的データ貯蔵・伝送・
取り出し装置。
（５）前記データリンク手段がデータ成分をコードに具
現化して有する結合信号を発生することができ、前記デ
ータ貯蔵手段の各々が前記データ信号貯蔵手段を作動な
らしめる解読手段、および／又は予め決められたコード
を持つ結合信号を受信したときにのみ結合信号を変調す
る手段を含む特許請求の範囲第２項記載の電子的データ
貯蔵・伝送・取り出し装置。
（６）前記データ貯蔵手段の各々が、前記結合信号から
得たデータ信号がデータ貯蔵手段内に貯蔵されている間
は書きモードで動作し、結合信号が該貯蔵されたデータ
信号に従つて変調されている間は読みモードで動作し、
前記データリンク手段がデータ貯蔵手段内のデータ信号
の正確な貯蔵を照合する手段を含む特許請求の範囲第２項記載の電子的データ貯蔵・伝送・
取り出し装置。
（７）前記データリンク手段がモード制御コードを有す
る結合信号を発生することができ、データ貯蔵手段の各
々が前記モード制御コードに従つて読み・書きモードを
選択するためのモード制御解読手段を含む特許請求の範囲第６項記載の電子的データ貯蔵・伝送・
取り出し装置。
（８）前記データリンク手段が、さらに、前記データ貯蔵手段によつて結合信号の変調率を検知す
る手段、および該変調率をある選定された値に調整する
ために結合信号の振幅を変える手段を含み、前記データ貯蔵手段が、電源電圧を供給する手段、およ
び変調率に従つて該電源電圧のレベルを調整する手段を
含む特許請求の範囲第２項記載の電子的データ貯蔵・伝送・
取り出し装置。
（９）データリンク手段および少なくとも一つのデータ
貯蔵手段を供給し、リンク・データ信号を該データリン
ク手段内に貯蔵し、該データリンク手段内に該リンク・データ信号から得た
電源成分とデータ成分とを有する結合信号を発生し、デ
ータリンク手段とデータ貯蔵手段との間に物理的な電気
的接触なしにデータリンク手段をデータ貯蔵手段の近く
に持つて来たとき、データリンク手段からデータ貯蔵手
段へ前記結合信号を連続的に伝送し、該結合信号をデータ貯蔵手段内で受信し、該データ貯蔵手段内で受信したとき、該結合信号から操
作電源とデータ信号とを得て、該得たデータ信号をデータ貯蔵手段内に貯蔵し、該貯蔵
したデータ信号に従つてデータ貯蔵手段により前記結合
信号を変調し、および、該結合信号からリンク・データ信号を得るためにデータ
リンク手段内で結合信号を復調する各ステツプからなる、電子的データ信号を貯蔵し、伝送
し、および／又は取り出す方法。
（１０）前記結合信号をデータ貯蔵手段へ連続的に伝送
するステツプ、および該結合信号を変調するステツプが
、実質的に同時に起こることにより、データリンク手段
とデータ貯蔵手段との間でデータが双方向的に伝送され
、かつ、実質的に同時に伝送される特許請求の範囲第９項記載の電子的データ信号を貯蔵し
、伝送し、および／又は取り出す方法。