JPS62164374A

JPS62164374A - 画像信号補正回路

Info

Publication number: JPS62164374A
Application number: JP61005648A
Authority: JP
Inventors: Tsutomu Sasaki; 勉佐々木; Fukuichi Takamatsu; 高松　福一
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-01-14
Filing date: 1986-01-14
Publication date: 1987-07-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はファクシミリ装置に利用する。本発明は、二値
化された画像信号を補正する画像信号補正回路に関する
。

〔概要〕

本発明は、二値化された入力画像信号を補正して受信画
面を見易くする画像信号回路において、入力画像信号の
連続するｍ＋ｌビットと補正された出力画像信号の連続
するｍビットの多数決論理値を出力補正画像信号とする
ことにより、「１」、「０」いずれの論理値に対しても
均一な補正を行い、かつ、補正の必要のない時間幅の信
号には補正を行わないようにしたものである。

〔従来の技術〕

第３図は従来例回路のブロック構成図である。

入力端子６には入力画像信号列ＰＩＸが到来する。この
信号列ＰＩＸは、反転回路２１を介して、単安定フリッ
プフロップ２２に入力し、その出力はＤ形フリソブフロ
フプ２３のＤ入力に与えられる。

入力端子７には信号列ＰＩＸに同期するクロック信号Ｃ
ＬＫが入力し、Ｄ形フリップフロップ２３のクロック入
力に与えられる。このＤ形フリップフロップの出力Ｑと
上記信号列ＰＩＸはオアゲート２４に与えられ、このオ
アゲート２４の出力が出力端子９に補正された画像信号
出力として送出される。

第４図はこの回路の動作タイムチャートである。

第４図に示すように、第３図の単安定フリッププロップ
２２は入力画像信号ＰＩＸの後縁でトリガされて、入力
画像信号ＰＩＸの３周期の幅を持つパルス信号を発生す
る。このパルス信号はＤ形フリップフロップ２３にラッ
チされる。この出力信号２７と画像信号ＰＩＸとのオア
論理により補正信号ＯＵＴが得られる。

これにより、入力画像信号ＰＩＸの中の幅の短い論理ｒ
ＯＪの部分が除去された信号ＯＵＴが得られ、受信画面
が見易くなる。

〔発明が解決しようとする問題点〕

しかし従来の補正回路では、補正の効果は「１」または
「０」の一方の論理値、上記例ではｒｌＪに対してのみ
存効であり、また補正する必要がなくかつ十分に時間幅
のある論理値「１」が連続する信号に対しても補正が行
われてしまう欠点を有する。

本発明はこの欠点を解決するもので、補正すべき信号の
いずれの論理値に対しても均一に補正を行い、また補正
する必要のない十分時間幅の長い信号には補正を行わな
いようにした画像信号補正回路を提供することを目的と
する。

〔問題点を解決するための手段〕

本発明は、二値化された時系列な入力画像信号（Ｄ　ｏ
　、Ｄ　１、−１Ｄ１、−・、Ｄ、）の各画素に対して
補正された出力画像信号（Ａｏ　、Ａ　Ｉ　、−１Ａｌ
−、・・−１−Ａ、）を得る画像信号補正回路において
、入力画像信号を連続してｍ＋１ビン）　（ｍは正の整数
）蓄積する第一の蓄積回路と、出力画像信号を連続して
ｍビット蓄積する第二の蓄積回路と、上記二つの蓄積回
路に蓄積されているビットの多数決論理を取り、出力画
像信号のピッ″トＡ、とする多数決回路とを備えたこと
を特徴とする。

〔作用〕

本発明による画像信号補正回路では、二値化された画像
信号中のｍビット以下の連続する論理「１」または論理
「０」の信号例を除去するため、二値化された入力画像
信号の時系列を〔Ｄｏ、Ｄい−・・、［）ｉ、’−１Ｄ
、］とし、各画素に対応して補°正された信号列を〔Ａ
ｏ、Ａ３、・−・、Ａｔ、・−・・、Ａ、）とするとき
、ある注目画素Ｄｉに対応する補正信号Ａ１が二値論理
のいずれかを判断する条件として、画素集合（Ｄｉ　、
Ｄｉａｌ　、’−１Ｄ　ｉ＋ｖｈ、Ａ　ｉ−ｍ　、Ａ１
−１ｍ＋１　、・・−・、Ａｔ−、）の多数決論理を用
いる。

〔実施例〕

本発明の一実施例について図面を参照して説明する。

第１図は上記実施例のブロック構成図である。

第２図はこの回路のタイムチャートを示す。

この第１図のブロック構成図では、二値化された画像信
号中の連続した同−論理の信号が３ビツト以下のとき、
すなわちｍ＝３の場合これを除去する例を示す。

第１図で入力端子６には入力画像信号列ＰＩＸが到来す
る。入力端子７にはこの信号列に同期したクロック信号
ＣＬＫが入力する。出力端子９に。

は補正された出力画像信号列ＯＵＴが送出される。

この回路は、入力画像信号列ｐｔｘをクロック信号ＣＬ
Ｋに同期して連続してｍ＋１　（ここでは４）ビット蓄
積する第一の蓄積回路１と、出力画像信号列ＯＵＴをク
ロック信号ＣＬＫに同期してｍ（ここでは３）ビット蓄
積する第二の蓄積回路２と、この二つの蓄積回路１およ
び２の全ビット（ｍ＋ｌ　＋ｍ＝２ｍ＋　１、ここでは
７）を入力として、多数決論理を得る多数決演算回路４
とを備える。この多数決演算回路４の出力は、クロック
信号ＣＬＫによりＤ形フリップフロップ５にラッチされ
て、出力画像信号ＯＵＴとして出力端子９に送出される
。

第一および第二の蓄積回路１．２はシフトレジスタによ
り構成される。

いま入力端子６に白レベルすなわち「０」が連続的に入
力しているときには、蓄積回路１の全ビットは「０」と
なり、多数決演算回路４は７ビソトのうち４ビツトが「
０」となるから「０」を出力する。この状態が連続する
と、蓄積回路２も全ビット「０」となる。

この後に入力端子６に黒レベルすなわち「１」が到来す
る場合を考える。「１」が４ビツト連続すると、蓄積回
路１は全ビット「１」となり、多数決演算回路４は４対
３の多数決となって「１」を出力する。これが順に蓄積
回路２に蓄積され、多数決演算に加わることになる。さ
らに端子６が再び白レベルに変化して「０」が到来する
場合には、蓄積回路２の内容にしたがって多数決演算が
行われる。

したがって、「０」連続の中に「１」が３ビツト連続し
て入力されてもこれは「０」に補正されてしまう。しか
し、「０」連続の中に「１」が４ビツト以上連続して入
力すると、そのビット長だけ出力画像信号に「１」が現
われる。すなわち余分な補正は行われない。

また、論理「１」と「０」のいずれかについても、多数
決演算は均一に行われるから、一方の論理値のみでを効
となるようなことはない。

〔発明の効果〕

以上説明したように本発明によれば、ある注目画素り、
に対応する補正信号Ａ、の二値論理値を判断する条件と
して、画素集合（Ｄｉ　、Ｄ、、、、・−１Ｄ　ｉｏｌ
、、、Ａ　＋−１１、Ａ　ｉ−、Ｉ。ｌ、’−’−３Ａ
；−＋１の多数決論理を用いて決定することにより、画
像信号中のｍビット以下の連続する同−論理の信号列を
除去できる。

さらに本発明では、補正する必要のない信号に対しては
影響を与えず、論理「０」および論理「１」のいずれに
対しても均一に補正が行われる効果もある。

【図面の簡単な説明】

第１図は本発明一実施例のブロック構成図。第２図は上記実施例のタイムチャート。第３図は従来例回路のブロック構成図。第４図は従来例回路の動作タイムチャート。 ■・・・第一の蓄積回路（ＲＥＧ、１）　、２・・・第
二の蓄積回路（ＲＥＧ、２）、３．２１・・・インバー
タ、４・・・多数決演算回路、５．２３・・・Ｄ形フリ
ップフロップ（Ｄ形ＦＦ）、６．７・・・入力端子、９
・・・出力端子、２２・・・単安定フリップフロップ、
２４・・・オアゲート、２７・・・Ｄ形フリップフロッ
プの出力、Ａｉ・・・補正信号、ＣＬＫ・・・転送りロ
ック、Ｄ・・・第一蓄積回路の出力、ＯＵＴ・・・出力
画像信号、ＰＩＸ・・・入力画像信号。

Claims

【特許請求の範囲】

（１）二値化された時系列な入力画像信号〔Ｄ＿０、Ｄ
＿１、・・・・・、Ｄ＿ｉ、・・・・・、Ｄ＿ｎ〕の各
画素に対して補正された出力画像信号〔Ａ＿０、Ａ＿１
、・・・・・、Ａ＿ｉ、・・・・・、Ａ＿ｎ〕を得る画
像信号補正回路において、入力画像信号を連続してｍ＋
１ビット（ｍは正の整数）蓄積する第一の蓄積回路と、出力画像信号を連続してｍビット蓄積する第二の蓄積回
路と、上記二つの蓄積回路に蓄積されているビットの多数決論
理を取り、出力画像信号のビットＡ＿ｉとする多数決回
路とを備えたことを特徴とする画像信号補正回路。