JPS62161069A - レ−ダメモリの書込番地形成装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明はレーダエコーを一旦記憶した後、ラスク走査
方式の表示器に表示するレーダ装置において、上記メモ
リのための書込ＸＹ番地を形成する書込番地形成装置に
関する。

（従来の技術） 近年のレーダはレーダエコーに種々の加工処理を加え、
又静止画像を得る目的で極座標で得られるエコーをＸＹ
座標で記憶し、表示する方式のものが汎用傾向にある。

係る場合、座標変換が必要とされるが、距離と余弦、正
弦の乗算方法では演算速度上の限界から実現が困難であ
るため、この方式に代えて予め余弦、正弦値が保存され
たＲＯＭから該当する値を取出して、これを順次累積加
算することにより高速処理を達成している（特開昭５５
−１７４７０号、特開昭５７−４３２４４号）。

このようなレーダは実用面からは距離方向に２５６ドツ
ト、方位方向に４０８６分割程度が必要であり、係る状
態で最外周の隣接番地が番地抜けなく指定されるために
は、理論上前記ＲＯＭの桁数とじて１２ビットが要求さ
れる。

（発明が解決しようとする問題点） しかしながら、１２ビット使用で回路を構成すると、■
余弦、正弦値を得るのに１バイト（８ビット）構成のＲ
ＯＭを２回アクセスしなければならないため高速性に欠
ける■汎用タイプである８ビットマイコンが有効に活用
できない■チップ点数等が８ビットの場合に比し２倍程
度必要となり小型化が図れない、などの諸問題を有して
いる。

このため、８ビットＲＯＭを使用することが望まれるが
、この結果問題となるのは指定されない番地、すなわち
番地抜けが発生する点である。

この点に関して実験した結果を第４図に示す。

第４図はレーダ表示面の写真を複写したもので、表示面
の内の第１象限を表わしている。但し、一部分欠けてい
る。同図はメモリの指定番地の全てに信号有りの状態の
レベル信号を書込んで、読出表示したものであるが、書
込時に番地抜けの部分は信号が書込まれていないため黒
いドツトとして現われている。このドツト部分が番地抜
けの部分である。従って、単に８ビットＲＯＭを用いる
と上述の番地抜けのため実用上支障をきたす。

この問題を解消する方法として１画面分の書込毎に書込
番地を、例えばＸ軸方向に１番地ずらすことが考えられ
る。これによれば、第４図からも分かるように、軸方向
に連続して２番地分番地抜けしていないため、全ての番
地が指定可能である。しかしながら、この方法によれば
、０１画面形成毎に１画素分映像が移動するので観察者
をして異和感を与える０１画面形成毎に１画素分の誤差
を生じ、特に中心付近では方位誤差として無視できない
等の欠点を生じる。

（問題点を解決するための手段） 本発明は上記に鑑みてなされたもので、レーダエコーを
書込むメモリのための書込番地形成装置において、 ■一定角度毎の８ビットで表わされる正（余）弦値を２
８倍、すなわち整数置換して予め書込まれたＲＯＭと、 ■レーダアンテナの仏僧からの角度θに対応する角度の
上記ＲＯＭの内容を読出す読出手段と、■レーダエコー
書込のための書込タイミング信号を２個発生する書込タ
イミング信号発生手段と、■該書込タイミング信号送出
毎に上記ＲＯＭの出力値を累積加算する加算手段と、 ■Ｘ、Ｙ番地の一方について該加算手段に入力される値
がレーダアンテナ１回転おきにＲＯＭの出力値＋１にな
るよう切換えられるようになされた切換手段と。

上記累積加算値が２８の整数倍に達する毎に一致パルス
を送出するようになされており、この一致パルスを計数
してＸ軸（Ｙ軸）の指定番地を形成するようになされた
レーダエコーメモリの書込番地形成装置を提供するもの
である。

（実施例） 第１図は本発明の一実施例を示す回路図である。

第２図は本発明に係る書込番地形成装置を備えるレーダ
装置全体のブロックを示す図である。

第３図は極座標と直交座標の関係を説明する幾何学図で
ある。

第４図は本発明が施こされる前の番地抜けの状態を示す
写真図である。

第２図において、２０はレーダアンテナ部で、送信トリ
ガ発生回路２１からの送信トリガにより周期的に電波パ
ルスを送受信するようになされている。該送信トリガ発
生回路２１はクロックパルス発生回路２２からのクロッ
クパルスを、例えば２５８分周した分周パルスにより動
作するようになされている。２３は受信されたレーダエ
コーを増幅検波された後クロックパルスでサンプリング
するＡ−Ｄ変換回路、２４は受信１画面分のメモリであ
る。該メモリ２４は第３図から分かるように両軸方向に
計５１２　Ｘ５１２の番地容量を有する。２５は極座標
Ｒ１θで得られるレーダエコーを直交座標Ｘ、Ｙに変換
してメモリ２４に書込ますための座標変換回路も含んだ
書込番地形成回路である。書込番地形成回路２５には座
標変換に必要な各種データ、すなわちレーダアンテナ部
２０から基準（例えば、真北又は船首）方位信号、一定
角度回転毎に発生する回転パルス及び前記した書込タイ
ミング信号として働くクロックパルス、送信トリガが送
入される。この書込番地形成回路２５の構成、動作につ
いては第１図を用いて後述する。該書込番地形成回路２
５で得られた指定番地はスイッチ２６を介してメモリ２
４に導かれる。２７はメモリ２４から読出された内容を
アナログ信号に変換するＤ−Ａ変換回路、２８は該アナ
ログ信号が表示される表示器である。２９はメモリ２４
からの信号読出及びこれに同期して表示器２８の走査信
号を形成する読出表示回路である。

次に、第１図の書込番地形成回路について説明する。な
お、本実施例はＸ番地の形成についてのみ説明している
が、これは第３図より分かるように、 Ｘ＝Ｒ５ｉｎθ　、Ｙ　＝　Ｒ５１ｎ（９０−θ）と表
わされ、回路的には実質同一であることからＹ番地（８
０−θを新たにθとして扱えば足りる）については説明
を省略したものである。

さて、図において、ｌは例えば船首パルス（又は真北指
示パルス）の送入舟に、すなわちアンテナ１回転毎に０
．１の値をレベル信号として交互に出力するフリップフ
ロップ（以下、ＦＦという）で、２は上記船首パルスを
基準に回転パルスを計数して基準方向からの角度θを出
力する角度カウンタである。３は上記角度カウンタ２か
らの出力値θに対応する、例えば正弦値が８ビットで表
わされ且つ該正弦値を２８倍、すなわち整数置換された
形態で書込まれたＲＯＭである。これより、ＲＯＭ３（
７）出力値Ｘ、はＩＮＴ［２５８ｓｉｎθ１と表現でき
る。

但し、ＩＮＴ　［ａｌはａの整数部を表わす演算子であ
る。

４はその両入力端に入力される値ｘｈ、ｌ！−直前の加
算値を加算する８ビットで構成される加算回路である。

そして、上記ＦＦＩの出力値０，１が加算回路６に導か
れるため、該加算回路６の入力値としてＸｈとＸ、＋１
がアンテナ１回転毎に交互に採用されることになる。５
はクロックパルスにより加算値をラッチするラッチ回路
である。

従って、ある瞬間に加算された値、例えばｉ・Ｘｈを次
のクロックパルスでラッチして加算回路４の入力側に戻
すと、新たな加算結果として（ｉ＋１）・ＸｈＩ出力す
る。そして、上述したように加算回路４が８ビットで構
成されていることから、計算値が２５８及びこれを越え
る瞬間に一致パルスを発生する。

６は上記一致パルスを計数する計数容量５１２の可逆カ
ウンタで、計数値はＸ番地としてメモリ２４に導かれる
。７は角度カウンタ２の出力値に応じて高、低レベルを
出力する象限検出回路である。

すなわち、第３図を用いて説明すれば、第１、第２象限
ではＸは増加する方向にあるから高レベルを出力して可
逆カウンタ６を加算器として機能させる。逆に第３、第
４象限では減算器として機能させる。又、図より分かる
ように、中心０はＸの値として２５Ｂに相当するので、
送信毎に２５６にプリセットされるようになされている
。なお、これらの関係は図示しないＹ軸方向に関しても
同様である。

さて、第４図からは次の事が分かる。

■前述したように、番地抜けは軸方向に連続して生じな
い ■極座標と直交座標の幾何学的関係から理解できるよう
に、番地抜けは中心付近にはなく、むしろそれ以降〜周
辺で発生する。

■番地抜けは飛び飛びに生ずるものであり且つその数は
多くはない。

以下、この点を考慮した番地指定方法について説明する
。但し、説明の便宜上Ｘ番地についてのみ言及する。

（ア）ＦＦＩの出力がＯのとき可逆カウンタ６の出力値
をＸ、とすると、 但し、ｉは書込のクロックパルス個数に対応し、又内容
の理解の便宜のためプリセット値２５６は考慮していな
いゆすなわち、Ｘ、は０〜２５６で変化するものとして
説明する。

（イ）ＦＦＩの出力が１のとき、 と数式的に表わすことができる。

上式において、演算子ＩＮＴ［］がなければ（イ）の場
合の方が（ア）の場合に比してｉ／２５Ｂだけ値の増加
速度が大きいと言えるが、該演算子の存在によって、番
地の変化速度は等しいか大きいということができる。そ
して、ｉの最大値が２５６であるから（ア）の場合と（
イ）の場合では、（イ）の場合の方が（例えば、第１象
限では）最終的に１だけ大きいＸ番地まで指定可能とな
る。−例を示せば、ある角θｊ（Ｘ、−１２８のとき）
においてｉ　＝２５８のとき（ア）の場合のＸ番地が１
２８であるのに対して（イ）の場合は　１２９の如くで
ある。これにより（ア）と（イ）の場合における同じｉ
の値（すなわち、同一の指定タイミング）に対する番地
差は最大ｌということが理解される。

これをまとめると、 ■同じｉについて指定番地に１以上の差が出ない。

■ｉが小さい中心付近では変化速度は同じ、すなわち同
じ番地を指定する（以下、タイミング差０という）ので
あるが、それ以降については１番地の差がでる箇所が何
箇所か存在する。

と言うことができる。

上記の一例をｘｈ＝　ｉ　ｏ　ｏの場合を表にして説明
する。

表 て臼 なお、上記表においてｉはＸ番地が変化するときの値の
みを抽出して示しており、又タイミング差とはＸ、＝１
００におけるＸ番地が（増加方向の場合）Ｘ、からＸ、
＋１に変化し又はＸ、のときのｉの値とＸ、＝１０１に
おけるＸ番地がＸ、からＸ、＋　１に変化し又はＸ、の
ときのｉの値との差を示すものである。

又、表より分かるようにＸｈ＝１００とＸｈ＝１０１（
７）場合の値ｉが同時又は交互に発生しているので１番
地以上表が生じることがない。

Ｙ番地についても上述と同様の回路構成により形成する
ことができる。但し、ＦＦＩに対応する回路は不要とな
る。尤も、ＦＦＩは、Ｘ番地、Ｙ番地のいずれか一方に
設ければ足りるので、Ｙ番地側で番地変更を実行するこ
とも可能である。更にＲＯＭ３はＸ、Ｙに対応して個々
に設けても良いが前記Ｒ５ｉｎ（９０−０）を考慮して
変換すれば容易に他方を得ることが可能である。

（発明の効果） 以上説明したように、本発明によれば、極めて簡単な回
路構成で高速性、汎用性及び番地抜けの生じない座標変
換を行うことができる。又、中心付近及び中心に近い程
（ア）の場合と（イ）の場合とで同一番地が指定される
ので、前述した全体を１番地分ずらす方式で生ずる特に
顕著となる中心部分での方位誤差という問題は解消され
ると共に主に番地抜けが生じる番地を特に指定するよう
に番地変更がなされるので本来の画像に対し最少限必要
な修正を施こしたものであると言うことができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図である。 第２図は本発明に係る座標変換回路を備えるレーダ装置
全体のブロックを示す図である。 第３図は極座標と直交座標の関係を説明する幾何学図で
ある。 第４図は本発明が施こされる前の番地抜けの状態を示す
写真を複写した図である。 特許出願人　　古野電気株式会社 図面の浄書（内容に変更なし） 第　１　図 第２図 第３図 第４図 手続補正書 昭和６１年３月３１日

Claims (1)

1. 【特許請求の範囲】 旋回するアンテナからの送波に基づいて受信されるレー
   ダエコーを書込むメモリのための書込番地形成装置にお
   いて、 微小角度毎の正（余）弦値が整数置換されて８ビットで
   書込まれたＲＯＭと、 アンテナ旋回方向又は方位θに対する上記ＲＯＭからの
   正（余）弦値を読出す第１の読出手段と、アンテナ旋回
   方向又は方位θに対する上記ＲＯＭから余（正）弦値を
   読出す第２の読出手段と、レーダエコーの書込タイミン
   グ信号を少くとも２＾８個送出する書込タイミング信号
   発生手段と、該書込タイミング信号送出毎に上記第１の
   読出手段出力値を累積加算し、加算値が２５６になる毎
   に一致信号を出力する計数容量２＾８の第１の加算手段
   と、 該書込タイミング信号送出毎に上記第２の読出手段出力
   値を累積加算し、加算値が２５６になる毎に一致信号を
   出力する計数容量２＾８の第２の加算手段と、 上記第１又は第２の加算手段の一方の１桁目にアンテナ
   １回転おきに値１を加える切換手段と、上記第１の加算
   手段からの一致信号を計数する送波毎に中心番地にプリ
   セットされる第１の可逆カウンタと、 上記第２の加算手段からの一致信号を計数する送波毎に
   中心番地にプリセットされる第２の可逆カウンタと、 上記方向又は方位θに基づいて象限検出信号を出力して
   上記第１、第２の可逆カウンタの計数方向を切換制御す
   る象限検出手段と、 上記第１、第２の可逆カウンタの出力値を上記メモリの
   書込番地として導く手段とを具備して成るレーダメモリ
   の書込番地形成装置。