JPS6216000A - 時分割時間スイツチの制御方式 - Google Patents
時分割時間スイツチの制御方式Info
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- JPS6216000A JPS6216000A JP15418785A JP15418785A JPS6216000A JP S6216000 A JPS6216000 A JP S6216000A JP 15418785 A JP15418785 A JP 15418785A JP 15418785 A JP15418785 A JP 15418785A JP S6216000 A JPS6216000 A JP S6216000A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は自動交換機等における時分割時間スイッチの制
御方式に関するものである。
御方式に関するものである。
（従来の技術）
従来のこの種の時分割時間スイッチとしては、例えば日
本電信電話公社編「Ｄ７０形自動交換機ＣＭＥＪ （（
財）電気通信共済会、Ｐ１００〜１１１）に記載されて
いる、通話路試験装置の保守スイッチがある。以下、こ
れについて説明する。
本電信電話公社編「Ｄ７０形自動交換機ＣＭＥＪ （（
財）電気通信共済会、Ｐ１００〜１１１）に記載されて
いる、通話路試験装置の保守スイッチがある。以下、こ
れについて説明する。
第２図は前述した保守スイッチＭＳＷの構成を示すもの
で、図中、ＴＳＷは通話メモリ（時間スイッチ）、ＳＣ
Ｍは保持メモリ（制御メモリ）、Ｐ−ＧＥＮはパリティ
ジェネレータ、Ｐ−ＣＩ−ＩＫはパリティヂエツク回路
、ＣＮＴはシーケンシャルカウンタ、５ＥＬＯはデータ
セレクタ、５ＥＬ１はアドレスセレクタ、ＲＥＧＯはオ
ーダ・レジスタ、ＲＥＧｌはアンサ・レジスタ、０ＲＤ
ＤＥＣはオーダデコーダ、ＴＩＭはタイミングジェネレ
ータである。この保守スイッチＭＳＷでは、時分割多重
化された入ハイウェイＦＨＷ上のタイムスロット毎のデ
ータ信号を、シーケンシャルカウンタＣＮＴのアドレス
指示に従って通話メモリＴＳＷに書込み、一方、出ハイ
ウェイＢ）−ＩＷへの出力は保持メモリＳＣＭのデータ
信号をアドレスとして、通話メモリＴＳＷのデータ信号
を読出すことにより交換処理を実行していた。
で、図中、ＴＳＷは通話メモリ（時間スイッチ）、ＳＣ
Ｍは保持メモリ（制御メモリ）、Ｐ−ＧＥＮはパリティ
ジェネレータ、Ｐ−ＣＩ−ＩＫはパリティヂエツク回路
、ＣＮＴはシーケンシャルカウンタ、５ＥＬＯはデータ
セレクタ、５ＥＬ１はアドレスセレクタ、ＲＥＧＯはオ
ーダ・レジスタ、ＲＥＧｌはアンサ・レジスタ、０ＲＤ
ＤＥＣはオーダデコーダ、ＴＩＭはタイミングジェネレ
ータである。この保守スイッチＭＳＷでは、時分割多重
化された入ハイウェイＦＨＷ上のタイムスロット毎のデ
ータ信号を、シーケンシャルカウンタＣＮＴのアドレス
指示に従って通話メモリＴＳＷに書込み、一方、出ハイ
ウェイＢ）−ＩＷへの出力は保持メモリＳＣＭのデータ
信号をアドレスとして、通話メモリＴＳＷのデータ信号
を読出すことにより交換処理を実行していた。
第３図は前記交換処理の具体例、ここでは出ハイウェイ
Ｂｌ−（Ｗの＃０タイムスロットと入ハイウェイＦＨＷ
の＃３タイムスロットとを接続した例を示すもので、以
下、詳細に説明する。
Ｂｌ−（Ｗの＃０タイムスロットと入ハイウェイＦＨＷ
の＃３タイムスロットとを接続した例を示すもので、以
下、詳細に説明する。
■１フレームＡ−Ｂ−Ｃ・・・・・・Ｚのデータ信号か
らなるタイムスロットの入ハイウェイＦＨＷがネットワ
ーク（図示せず）から引込まれたとすると、通話メモリ
ＴＳＷは、シーケンシャルカウンタＣＮＴで示すアドレ
ス指定情報によって、通話メモリＴＳＷの＃００番地ら
順番にタイムスロット毎のデータ信号をシーケンシャル
に書込む。
らなるタイムスロットの入ハイウェイＦＨＷがネットワ
ーク（図示せず）から引込まれたとすると、通話メモリ
ＴＳＷは、シーケンシャルカウンタＣＮＴで示すアドレ
ス指定情報によって、通話メモリＴＳＷの＃００番地ら
順番にタイムスロット毎のデータ信号をシーケンシャル
に書込む。
■通話メモリＴＳＷの３番地に書かれたデータ信号［０
］を出ハイウェイＢＨＷのＯタイムスロットに交換する
場合には、監視試験制御装置（図示せず）は保持メモリ
ＳＣＭの＃Ｏ０番地出ハイウェイＢＨＷのタイムスロッ
トに相当）にデータ信号として、＃３（入ハイウェイＦ
ＨＷのデータ信号［Ｄ］のタイムスロット番号）を送出
し、保持メモ９８０Ｍ上に書込む。このように保持メモ
リＳＣＭには、通話メモリＴＳＷのアドレス信号がラン
ダムに書込まれている。
］を出ハイウェイＢＨＷのＯタイムスロットに交換する
場合には、監視試験制御装置（図示せず）は保持メモリ
ＳＣＭの＃Ｏ０番地出ハイウェイＢＨＷのタイムスロッ
トに相当）にデータ信号として、＃３（入ハイウェイＦ
ＨＷのデータ信号［Ｄ］のタイムスロット番号）を送出
し、保持メモ９８０Ｍ上に書込む。このように保持メモ
リＳＣＭには、通話メモリＴＳＷのアドレス信号がラン
ダムに書込まれている。
■データ信号［Ｄ］の出ハイウェイＢＨＷへの読出し動
作は、保持メモリＳＣＭに書かれた通話メモリＴＳＷの
アドレス信号をシーケンシャルカウンタＣＮＴにより順
次読出す。
作は、保持メモリＳＣＭに書かれた通話メモリＴＳＷの
アドレス信号をシーケンシャルカウンタＣＮＴにより順
次読出す。
■読出された通話メモリＴＳＷのアドレス信号からタイ
ムスロットの信号を出ハイウェイＢＨＷ上に送出するこ
とによってデータ信号［０］を指定のタイムスロットに
交換している。
ムスロットの信号を出ハイウェイＢＨＷ上に送出するこ
とによってデータ信号［０］を指定のタイムスロットに
交換している。
このように通常の交換処理では、保守スイッチＭＳＷは
シーケンシャル書込み、ランダム読出し交換動作を行な
っている。
シーケンシャル書込み、ランダム読出し交換動作を行な
っている。
ところで、前述した交換処理にＬ１３いて、保持メモリ
ＳＣＭへの書込みは、時分割時間スイッチを制御する外
部の制御装置から送られる「ＳＴババス出オーダ」のう
ち、「保持メモリ書込み■」オーダと「保持メモリ書込
み■」オーダとにより実行される。以下、この保持メモ
リＳＣＭへの書込み動作について説明する。
ＳＣＭへの書込みは、時分割時間スイッチを制御する外
部の制御装置から送られる「ＳＴババス出オーダ」のう
ち、「保持メモリ書込み■」オーダと「保持メモリ書込
み■」オーダとにより実行される。以下、この保持メモ
リＳＣＭへの書込み動作について説明する。
前記「保持メモリ書込み工」オーダはオーダレジスタＲ
ＥＧＯにより保持され、アドレスレジスタ５ＥＬＩを経
由して保持メモリＳＣＭの書込みアドレスＷＡＤＤとし
て与えられる。次に「保持メモリ書込み■」オーダはオ
ーダレジスタＲＥＧＯにより保持され、データセレクタ
５ＥＬＯを経由して保持メモリＳＣＭの書込みデータＷ
Ｄとして、パリティジェネレータＰ＝ＧＥＮで付加され
たパリティビットＷＤＰとともに与えられる。また、オ
ーダレジスタＲＥＧＯに保持されたオーダ部は、オーダ
デコーダ０ＲＤＤＥＣによりデコードされ、ライト情報
Ｗとして保持メモリＳＣＭに与えられる。保持メモリＳ
ＣＭは与えられた書込みアドレスＷＡＤＤ、書込みデー
タＷＤ。
ＥＧＯにより保持され、アドレスレジスタ５ＥＬＩを経
由して保持メモリＳＣＭの書込みアドレスＷＡＤＤとし
て与えられる。次に「保持メモリ書込み■」オーダはオ
ーダレジスタＲＥＧＯにより保持され、データセレクタ
５ＥＬＯを経由して保持メモリＳＣＭの書込みデータＷ
Ｄとして、パリティジェネレータＰ＝ＧＥＮで付加され
たパリティビットＷＤＰとともに与えられる。また、オ
ーダレジスタＲＥＧＯに保持されたオーダ部は、オーダ
デコーダ０ＲＤＤＥＣによりデコードされ、ライト情報
Ｗとして保持メモリＳＣＭに与えられる。保持メモリＳ
ＣＭは与えられた書込みアドレスＷＡＤＤ、書込みデー
タＷＤ。
ライト情報Ｗに基づき書込み動作を行なう。なお、書込
みアドレスＷＡＤＤは出側のタイムスロット、書込みデ
ータＷＤは入側のタイムスロットに相当する。以上の書
込み動作により片方向のバスが閉成される。
みアドレスＷＡＤＤは出側のタイムスロット、書込みデ
ータＷＤは入側のタイムスロットに相当する。以上の書
込み動作により片方向のバスが閉成される。
また、他の片方向のパスを閉成する場合には、前記「保
持メモリ書込み工」オーダ及び「保持メモリ書込み■」
オーダのデータ内容を変更し、前記同様の書込み動作を
実行することにより、達成される。
持メモリ書込み工」オーダ及び「保持メモリ書込み■」
オーダのデータ内容を変更し、前記同様の書込み動作を
実行することにより、達成される。
従って、双方向のバスを開成する場合には、第４図に示
すように第１の「保持メモリ書込み■」オーダ及び「保
持メモリ書込み■」オーダ（保持メモリ書込みＡ）によ
り片方向のバスを閉成し、さらに第２の「保持メモリ書
込み■」オーダ及び「保持メモリ書込み■」オーダ（保
持メモリ書込みＢ）により、他の片方向のバスを閉成し
て行なっていた。
すように第１の「保持メモリ書込み■」オーダ及び「保
持メモリ書込み■」オーダ（保持メモリ書込みＡ）によ
り片方向のバスを閉成し、さらに第２の「保持メモリ書
込み■」オーダ及び「保持メモリ書込み■」オーダ（保
持メモリ書込みＢ）により、他の片方向のバスを閉成し
て行なっていた。
（発明が解決しようとする問題点）
前述したように従来の時分割時間スイッチの制御方式で
は、一つの双方向のバスを設定するために、制御装置よ
り第１の「保持メモリ書込み工」オーダ及び「保持メモ
リ書込み■」オーダ、並びに第２の「保持メモリ書込み
Ｉ」オーダ及び「保持メモリ書込み■」オーダの４つの
オーダを送出する必要があり、制御装置の負荷が大きく
、また該制御装置と時分割時間スイッチとの間のバスの
占有時間が長いという問題点があった。
は、一つの双方向のバスを設定するために、制御装置よ
り第１の「保持メモリ書込み工」オーダ及び「保持メモ
リ書込み■」オーダ、並びに第２の「保持メモリ書込み
Ｉ」オーダ及び「保持メモリ書込み■」オーダの４つの
オーダを送出する必要があり、制御装置の負荷が大きく
、また該制御装置と時分割時間スイッチとの間のバスの
占有時間が長いという問題点があった。
本発明の目的は前記問題点を解決し、双方向のバスの設
定の際における制御装置の負荷やバスの占有時間を小さ
くし得る時分割時間スイッチの制御方式を実現すること
にある。
定の際における制御装置の負荷やバスの占有時間を小さ
くし得る時分割時間スイッチの制御方式を実現すること
にある。
（問題点を解決するための手段）
本発明では前記問題点を解決する為に、通話メモリと保
持メモリと制御部とを備え、該制御部の制御に基づいて
、入ハイウェイ上のタイムスロット毎のデータ信号を通
話メモリに順次書込み、外部の制御装置からの保持メモ
リ書込みオーダに従って保持メモリに所定のデータ信号
を書込み、該保持メモリ内のデータ信号を通話メモリの
アドレス信号として、通話メモリに記憶したデータ信号
を出ハイウェイ上のタイムスロット毎に読出すことによ
り交換処理を実行する時分割時間スイッチの制御方式に
おいて、保持メモリに対するデータ信号及びアドレス信
号のいずれか一方を、保持メモリに対するデータ線に出
力する第１の選択手段と、保持メモリに対するデータ信
号及びアドレス信号のいずれか一方を、保持メモリに対
するアドレス線に出力する第２の選択手段と、外部の制
御装置からの保持メモリ書込みオーダを解読する解読手
段と、前記解読手段で特定の保持メモリ書込みオーダを
解読した時、切替信号を発生する信号発生手段とを有し
、前記切替信号に従って、前記データ線及びアドレス線
にデータ信号及びアドレス信号のうちの互いに異なる一
方を、それぞれ切替え送出するようになした。
持メモリと制御部とを備え、該制御部の制御に基づいて
、入ハイウェイ上のタイムスロット毎のデータ信号を通
話メモリに順次書込み、外部の制御装置からの保持メモ
リ書込みオーダに従って保持メモリに所定のデータ信号
を書込み、該保持メモリ内のデータ信号を通話メモリの
アドレス信号として、通話メモリに記憶したデータ信号
を出ハイウェイ上のタイムスロット毎に読出すことによ
り交換処理を実行する時分割時間スイッチの制御方式に
おいて、保持メモリに対するデータ信号及びアドレス信
号のいずれか一方を、保持メモリに対するデータ線に出
力する第１の選択手段と、保持メモリに対するデータ信
号及びアドレス信号のいずれか一方を、保持メモリに対
するアドレス線に出力する第２の選択手段と、外部の制
御装置からの保持メモリ書込みオーダを解読する解読手
段と、前記解読手段で特定の保持メモリ書込みオーダを
解読した時、切替信号を発生する信号発生手段とを有し
、前記切替信号に従って、前記データ線及びアドレス線
にデータ信号及びアドレス信号のうちの互いに異なる一
方を、それぞれ切替え送出するようになした。
（作用）
本発明によれば、前記特定の保持メモリ書込みオーダを
通常の保持メモリ書込みオーダに続いて送ることにより
、データ信号及びアドレス信号を交換した保持メモリの
書込み動作を実行でき、双方向のバスを開成することが
できる。
通常の保持メモリ書込みオーダに続いて送ることにより
、データ信号及びアドレス信号を交換した保持メモリの
書込み動作を実行でき、双方向のバスを開成することが
できる。
（実施例）
第１図は本発明方式の一実施例を示す時分割時間スイッ
チの概略構成図で、図中、従来例と同一構成部分につい
ては同一符号を持って表わす。
チの概略構成図で、図中、従来例と同一構成部分につい
ては同一符号を持って表わす。
即ち、ＭＳＷは時分割時間スイッチで、−面一膜構成の
通話メモリＴＳＷ、保持メモリＳＣＭ及び制御部Ｃ８と
からなっている。また、ＣＣは外部の制御装置であり、
バスを介して時分割時間スイッチＭＳＷ並びにその他の
装置に接続されている。
通話メモリＴＳＷ、保持メモリＳＣＭ及び制御部Ｃ８と
からなっている。また、ＣＣは外部の制御装置であり、
バスを介して時分割時間スイッチＭＳＷ並びにその他の
装置に接続されている。
第５図は制御部Ｃ８のうちの保持メモリＳＣＭへの書込
み制御に関する部分の詳細を示したものである。同図に
おいて、１はインターフェイス部、２はシーケンス制御
部、３はデータレジスタ、４はアドレスレジスタ、５は
オーダレジスタ、６はデコーダ、７はアンドゲート、８
，９゜１０はフリップフロップ、１１はメモリ制御用の
タイミング制御部、１２，１３．１４はセレクタ、１５
はパリティ付加部、１６は書込みゲート、１７はタイミ
ング作成回路、１８はデータ線、１９はアドレス線であ
る。
み制御に関する部分の詳細を示したものである。同図に
おいて、１はインターフェイス部、２はシーケンス制御
部、３はデータレジスタ、４はアドレスレジスタ、５は
オーダレジスタ、６はデコーダ、７はアンドゲート、８
，９゜１０はフリップフロップ、１１はメモリ制御用の
タイミング制御部、１２，１３．１４はセレクタ、１５
はパリティ付加部、１６は書込みゲート、１７はタイミ
ング作成回路、１８はデータ線、１９はアドレス線であ
る。
セレクタ１２は、保持メモリに対するデータ信号及びア
ドレス信号のいずれか一方を、保持メモリに対するデー
タ線に出力する第１の選択手段を構成するもので、デー
タレジスタ３及びアドレスレジスタ４の出力を入力し、
そのうちのいずれか一方をデータ線１８に出力する如く
なっている。
ドレス信号のいずれか一方を、保持メモリに対するデー
タ線に出力する第１の選択手段を構成するもので、デー
タレジスタ３及びアドレスレジスタ４の出力を入力し、
そのうちのいずれか一方をデータ線１８に出力する如く
なっている。
セレクタ１３は、保持メモリに対するデータ信号及びア
ドレス信号のいずれか一方を、保持メモリに対するアド
レス線に出力する第２の選択手段を構成するもので、デ
ータレジスタ３及びアドレスレジスタ４の出力を入力し
、そのうちのいずれか一方をアドレス線１９に出力する
如くなっている。
ドレス信号のいずれか一方を、保持メモリに対するアド
レス線に出力する第２の選択手段を構成するもので、デ
ータレジスタ３及びアドレスレジスタ４の出力を入力し
、そのうちのいずれか一方をアドレス線１９に出力する
如くなっている。
デコーダ６は、外部の制御装置からのオーダ、例えば保
持メモリ書込みオーダを解読する解読手段を構成するも
ので、オーダレジスタ５の内容を解読し、各部へ信号を
送出する。
持メモリ書込みオーダを解読する解読手段を構成するも
ので、オーダレジスタ５の内容を解読し、各部へ信号を
送出する。
タイミング作成部１１は、前記デコーダ６で特定の保持
メモリ書込みオーダを解読した時、切替信号を発生する
信号発生手段を構成するもので、後述する特定の信号を
デコーダ６から受け、切替信号ＣＨＧＴＩＭを前記セレ
クタ１２及び１３に送出する。
メモリ書込みオーダを解読した時、切替信号を発生する
信号発生手段を構成するもので、後述する特定の信号を
デコーダ６から受け、切替信号ＣＨＧＴＩＭを前記セレ
クタ１２及び１３に送出する。
第６図は制御装置ＣＣからの保持メモリ書込みオーダの
構成例を示す。「保持メモリ書込工」オーダは、保持メ
モリＳＣＭの書込アドレス、即ち本実施例の場合には出
ハイウェイＢＨＷのタイムスロット番号を、また「保持
メモリ書込■」オーダは保持メモリＳＣＭの書込むデー
タ、即ち本実施例の場合は入ハイウェイＦＨＷのタイム
スロット番号を示している。［双方向保持メモリ書込■
」オーダは、双方向バス開成の為のオーダであり、本実
施例の場合は入ハイウェイＦ）（Ｗのタイムスロット番
号を示している。
構成例を示す。「保持メモリ書込工」オーダは、保持メ
モリＳＣＭの書込アドレス、即ち本実施例の場合には出
ハイウェイＢＨＷのタイムスロット番号を、また「保持
メモリ書込■」オーダは保持メモリＳＣＭの書込むデー
タ、即ち本実施例の場合は入ハイウェイＦＨＷのタイム
スロット番号を示している。［双方向保持メモリ書込■
」オーダは、双方向バス開成の為のオーダであり、本実
施例の場合は入ハイウェイＦ）（Ｗのタイムスロット番
号を示している。
第７図（ａ）は片方向のバスを設定する為のオーダ選出
順位にである。第７図は（ｂ）は双方向のバスを設定す
る為のオーダ送出順位である。
順位にである。第７図は（ｂ）は双方向のバスを設定す
る為のオーダ送出順位である。
以下、第７図（ａ）のオーダを受信した場合の動作を説
明する。
明する。
制御装置ＣＣから「保持メモリ書込■」オーダが送出さ
れると、制御装置ＣＣとのインタフェース部１を経由し
たデータをシーケンス制御部２よりの同期情報５ＹＮＣ
によりデータレジスタ３、オーダレジスタ５でラッチす
る。また、シーケンス制御部２ではネームコードの一致
も検出し、一致した場合のみ、以後のシーケンスを進め
る。
れると、制御装置ＣＣとのインタフェース部１を経由し
たデータをシーケンス制御部２よりの同期情報５ＹＮＣ
によりデータレジスタ３、オーダレジスタ５でラッチす
る。また、シーケンス制御部２ではネームコードの一致
も検出し、一致した場合のみ、以後のシーケンスを進め
る。
オーダレジスタ５でラッチされたデータはデコーダ６で
展開され、Ｗｌ情報が出力され、アンドゲート７によっ
てシーケンス制御部２よりのアドレスタイミング情報Ａ
ＤＴＩＭとのアンド情報がアドレスレジスタ４に与えら
れ、データレジスタ３に保持されていたデータがアドレ
スレジスタ４に転送される。
展開され、Ｗｌ情報が出力され、アンドゲート７によっ
てシーケンス制御部２よりのアドレスタイミング情報Ａ
ＤＴＩＭとのアンド情報がアドレスレジスタ４に与えら
れ、データレジスタ３に保持されていたデータがアドレ
スレジスタ４に転送される。
以後、図示しないが、シーケンス制御部２より制御装置
ＣＣへの応答情報として、アンサ同期情報ＡＳＹＮＣを
返送し、制御シーケンスが終了する。
ＣＣへの応答情報として、アンサ同期情報ＡＳＹＮＣを
返送し、制御シーケンスが終了する。
制御装置ＣＧから「保持メモリ書込■」オーダが送出さ
れると、インタフェース部１を経由したデータをシーケ
ンス制御部２よりの同期情報５ＹＮＣによりデータレジ
スタ３、オーダレジスタ５でラッチする。オーダレジス
タ５でラッチされたデータはデコーダ６で展開され、Ｗ
Ｉ情報が出力される。ネームコードが一致した場合、シ
ーケンス制御部２よりのオーダストローブ情報０ＲＤ−
８ＴＢによりＷ■情報がフリップ７０ツブ８にラッチさ
れる。
れると、インタフェース部１を経由したデータをシーケ
ンス制御部２よりの同期情報５ＹＮＣによりデータレジ
スタ３、オーダレジスタ５でラッチする。オーダレジス
タ５でラッチされたデータはデコーダ６で展開され、Ｗ
Ｉ情報が出力される。ネームコードが一致した場合、シ
ーケンス制御部２よりのオーダストローブ情報０ＲＤ−
８ＴＢによりＷ■情報がフリップ７０ツブ８にラッチさ
れる。
フリップフロップ８にラッチされたＷ■情報はタイミン
グ作成部１１に与えられる。タイミング作成部１１では
第８図のタイムチャートに示す如く保持メモリＳＣＭの
クロックに同期した書込ゲートイネーブルタイミングＷ
ＧＥＴＩＭ１メモリ制御情報ＭＣ０ＮＴを作成する。デ
ータレジスタ３に保持されたデータはセレクタ１２及び
１４を経由して、パリティ付加回路１５によりパリティ
を付加されたのち、書込ゲート１６に与えられ、第８図
のタイムチャートに示す書込ゲートイネーブルタイミン
グＷＧＥＴＩＭが°゛Ｈ″Ｈ″レベル保持メモリＳＣＭ
に与えられる。
グ作成部１１に与えられる。タイミング作成部１１では
第８図のタイムチャートに示す如く保持メモリＳＣＭの
クロックに同期した書込ゲートイネーブルタイミングＷ
ＧＥＴＩＭ１メモリ制御情報ＭＣ０ＮＴを作成する。デ
ータレジスタ３に保持されたデータはセレクタ１２及び
１４を経由して、パリティ付加回路１５によりパリティ
を付加されたのち、書込ゲート１６に与えられ、第８図
のタイムチャートに示す書込ゲートイネーブルタイミン
グＷＧＥＴＩＭが°゛Ｈ″Ｈ″レベル保持メモリＳＣＭ
に与えられる。
また、アドレスレジスタ４に保持されたアドレス情報は
、セレクタ１３を経由して保持メモリＳＣＭに与えられ
る。保持メモリＳＣＭは第８図に示すメモリ制御情報Ｍ
Ｃ０ＮＴがＨ”レベルの時、供給されているアドレスに
データが書込れる。
、セレクタ１３を経由して保持メモリＳＣＭに与えられ
る。保持メモリＳＣＭは第８図に示すメモリ制御情報Ｍ
Ｃ０ＮＴがＨ”レベルの時、供給されているアドレスに
データが書込れる。
シーケンス制御部２では一定時間経過後に、図示しない
が制ｍ＋装置ＣＧへの応答情報としてアンサ同期情報Ａ
ＳＹＮＣを返送する。また、リセットタイミング情報Ｒ
８ＴＴＩＭが出力され、フリップフロップ８に与えられ
、フリップフロップ８がリセットされ、書込オーダの全
てのシーケンスが終了する。
が制ｍ＋装置ＣＧへの応答情報としてアンサ同期情報Ａ
ＳＹＮＣを返送する。また、リセットタイミング情報Ｒ
８ＴＴＩＭが出力され、フリップフロップ８に与えられ
、フリップフロップ８がリセットされ、書込オーダの全
てのシーケンスが終了する。
以上、第７図（ａ）に示した片方向パス設定時の書込動
作の説明を行なったが、以下第７図（ｂ）に示した双方
向バス設定時の書込動作について説明する。
作の説明を行なったが、以下第７図（ｂ）に示した双方
向バス設定時の書込動作について説明する。
「保持メモリ書込Ｉ」オーダ受信時は先に説明した片方
向パス設定時の書込動作と同一である。
向パス設定時の書込動作と同一である。
制御装置ＦＣから「双方向保持メモリ書込■」オーダが
送出されると、インタフェース部１を経由したデータを
シーケンス制御部２よりの同期情報５ＹＮＣにより、デ
ータレジスタ３、オーダレジスタ５でラッチする。
送出されると、インタフェース部１を経由したデータを
シーケンス制御部２よりの同期情報５ＹＮＣにより、デ
ータレジスタ３、オーダレジスタ５でラッチする。
オーダレジスタ５でラッチされたデータはデコーダ６で
展開され、ＢＷＩＩ情報が出力される。ネームコードが
一致した場合、シーケンス制御部２よりのオーダストロ
ーブ情報０ＲＤ−８ＴＢによりＢＷｎ情報が７リツプ７
０ツブ８にラッチされる。
展開され、ＢＷＩＩ情報が出力される。ネームコードが
一致した場合、シーケンス制御部２よりのオーダストロ
ーブ情報０ＲＤ−８ＴＢによりＢＷｎ情報が７リツプ７
０ツブ８にラッチされる。
フリップフロップ８にラッチされたＢＷＩ［情報は、タ
イミング作成部１１に与えられる。タイミング作成部１
１では第９図のタイムチャートに示す如く、保持メモリ
ＳＣＭのクロックに同期した書込ゲートイネーブルタイ
ミングＷＧＥＴＩＭ。
イミング作成部１１に与えられる。タイミング作成部１
１では第９図のタイムチャートに示す如く、保持メモリ
ＳＣＭのクロックに同期した書込ゲートイネーブルタイ
ミングＷＧＥＴＩＭ。
メモリ制御情報ＭＣ０ＮＴ、切替タイミングＣＨＧＴＩ
Ｍを作成する。
Ｍを作成する。
データレジスタ３に保持されたデータは、セレクタ１２
及び１４を経由してパリティ付加回路１５によりパリテ
ィを付加された後、書込ゲート１６に与えられ、第９図
のタイムチャートに示す書込ゲートイネーブルタイミン
グＷＧＥＴＩＭが“Ｈ“レベルの時に、保持メモリＳＣ
Ｍに与えられる。また、アドレスレジスタ４に保持され
たアドレス情報はセレクタ１３を経由して保持メモリＳ
ＣＭに与えられる。
及び１４を経由してパリティ付加回路１５によりパリテ
ィを付加された後、書込ゲート１６に与えられ、第９図
のタイムチャートに示す書込ゲートイネーブルタイミン
グＷＧＥＴＩＭが“Ｈ“レベルの時に、保持メモリＳＣ
Ｍに与えられる。また、アドレスレジスタ４に保持され
たアドレス情報はセレクタ１３を経由して保持メモリＳ
ＣＭに与えられる。
保持メモリＳＣＭは第９図に示すメモリ制御情報ＭＣ０
ＮＴが″゛Ｈ″Ｈ″レベル供給されているアドレスにデ
ータが書込れる。次にタイミング作成部１１より切替タ
イミングＣＨＧＴＩＭ情報が出力され、セレクタ１２．
１３に与えられる。
ＮＴが″゛Ｈ″Ｈ″レベル供給されているアドレスにデ
ータが書込れる。次にタイミング作成部１１より切替タ
イミングＣＨＧＴＩＭ情報が出力され、セレクタ１２．
１３に与えられる。
セレクタ１２．１３ではデータレジスタ３とアドレスレ
ジスタ４に保持されている情報を切替え、保持メモリＳ
ＣＭに与える。
ジスタ４に保持されている情報を切替え、保持メモリＳ
ＣＭに与える。
即ち、データレジスタ３に保持されていたデータはセレ
クタ１３を経由して保持メモリＳＣＭのアドレス線１９
へ、また、アドレスレジスタ４に保持されていたアドレ
ス情報はセレクタ１２及び１４を経由しパリティ付加部
１５でパリティを付加し、書込ゲート１６を経由し、保
持メモリＳＣＭのデータ線１９へ与えられ、第９図のメ
モリ制御情報ＭＣ０ＮＴが“ＨＩＩレベルの時に供給さ
れているアドレスにデータが書込まれる。
クタ１３を経由して保持メモリＳＣＭのアドレス線１９
へ、また、アドレスレジスタ４に保持されていたアドレ
ス情報はセレクタ１２及び１４を経由しパリティ付加部
１５でパリティを付加し、書込ゲート１６を経由し、保
持メモリＳＣＭのデータ線１９へ与えられ、第９図のメ
モリ制御情報ＭＣ０ＮＴが“ＨＩＩレベルの時に供給さ
れているアドレスにデータが書込まれる。
シーケンス制御部２では一定時間経過後に、図示しない
が制御部＠ＣＣへの応答情報としてアンサ同期情報ＡＳ
ＹＮＣを返送する。また、リセットタイミング情報Ｒ８
ＴＴＩＭが出力され、フリップフロップ８に与えられ、
フリップフロップ８がリセットされ、書込オーダの全て
のシーケンスが終了する。
が制御部＠ＣＣへの応答情報としてアンサ同期情報ＡＳ
ＹＮＣを返送する。また、リセットタイミング情報Ｒ８
ＴＴＩＭが出力され、フリップフロップ８に与えられ、
フリップフロップ８がリセットされ、書込オーダの全て
のシーケンスが終了する。
（発明の効果）
以上説明したように本発明によれば、保持メモリに対す
るデータ信号及びアドレス信号のいずれか一方を、保持
メモリに対するデータ線に出力する第１の選択手段と、
保持メモリに対するデータ信号及びアドレス信号のいず
れか一方を、保持メモリに対するアドレス線に出力する
第２の選択手段と、外部の制御装置からの保持メモリ書
込みオーダを解読する解読手段と、前記解読手段で特定
の保持メモリ書込みオーダを解読した時、切替信号を発
生する信号発生手段とを有し、前記切替信号に従って、
前記データ線及びアドレス線にデータ信号及びアドレス
信号のうちの互いに異なる一方を、それぞれ切替え送出
するようになしたため、前記特定の保持メモリ書込みオ
ーダを通常の保持メモリ書込みオーダに続いて送ること
により、データ信号及びアドレス信号を交換した保持メ
モリの書込み動作を実行でき、双方向のバスを閉成する
ことができ、従って、制御装置より一連のオ−ダを送出
するのみで良く、制御装置の負荷や制御装置と時分割時
間スイッチ等との間のパスの占有時間を短縮できる等の
利点がある。
るデータ信号及びアドレス信号のいずれか一方を、保持
メモリに対するデータ線に出力する第１の選択手段と、
保持メモリに対するデータ信号及びアドレス信号のいず
れか一方を、保持メモリに対するアドレス線に出力する
第２の選択手段と、外部の制御装置からの保持メモリ書
込みオーダを解読する解読手段と、前記解読手段で特定
の保持メモリ書込みオーダを解読した時、切替信号を発
生する信号発生手段とを有し、前記切替信号に従って、
前記データ線及びアドレス線にデータ信号及びアドレス
信号のうちの互いに異なる一方を、それぞれ切替え送出
するようになしたため、前記特定の保持メモリ書込みオ
ーダを通常の保持メモリ書込みオーダに続いて送ること
により、データ信号及びアドレス信号を交換した保持メ
モリの書込み動作を実行でき、双方向のバスを閉成する
ことができ、従って、制御装置より一連のオ−ダを送出
するのみで良く、制御装置の負荷や制御装置と時分割時
間スイッチ等との間のパスの占有時間を短縮できる等の
利点がある。
図面は本発明の説明に供するもので、第１図は本発明方
式の一実施例を示す概略構成図、第２図は従来の時分割
時間スイッチの構成を示す図、第３図は第２図の回路に
よる交換処理を示す説明図、第４図は従来のパス閉成時
のオーダを示す説明図、第５図は第１図の制御部Ｃ８の
保持メモリへの書込み制御に関する構成を示す図、第６
図は第１図の回路における保持メモリ書込みオーダの構
成を示す説明図、第７図（ａ） （ｂ）は第１図の回路
におけるパス開成時のオーダを示す図、第８図は第１図
の回路における片方向のパス開成時の動作タイムチャー
ト、第９図は第１図の回路における双方向のパス開成時
の動作タイムチャートである。 １・・・・・・インタフェース部、２・・・・・・制御
シーケンス部、３・・・・・・データレジスタ、４・・
・・・・アドレスレジスタ、５・・・・・・オーダレジ
スタ、６・・・・・・デコーダ、８・・・・・・フリッ
プフロップ、１１・・・・・・タイミング作成部、１２
．１３．１４・・・・・・セレクタ。 特許出願人 沖電気工業株式会社 代理人弁理士 古 １） 精 孝 Ｘ登唄方式の一実施例の荊膠略槙成圀 第１図 イ芝来のＲＦＩ、開わ一今のオーダ１示す圀第４図 （ａ） （ｂ）１く９８
月り式に）ｉｌｉるハ０ス閂へ時のオータ１斤Ｃ１ｊ第
７図
式の一実施例を示す概略構成図、第２図は従来の時分割
時間スイッチの構成を示す図、第３図は第２図の回路に
よる交換処理を示す説明図、第４図は従来のパス閉成時
のオーダを示す説明図、第５図は第１図の制御部Ｃ８の
保持メモリへの書込み制御に関する構成を示す図、第６
図は第１図の回路における保持メモリ書込みオーダの構
成を示す説明図、第７図（ａ） （ｂ）は第１図の回路
におけるパス開成時のオーダを示す図、第８図は第１図
の回路における片方向のパス開成時の動作タイムチャー
ト、第９図は第１図の回路における双方向のパス開成時
の動作タイムチャートである。 １・・・・・・インタフェース部、２・・・・・・制御
シーケンス部、３・・・・・・データレジスタ、４・・
・・・・アドレスレジスタ、５・・・・・・オーダレジ
スタ、６・・・・・・デコーダ、８・・・・・・フリッ
プフロップ、１１・・・・・・タイミング作成部、１２
．１３．１４・・・・・・セレクタ。 特許出願人 沖電気工業株式会社 代理人弁理士 古 １） 精 孝 Ｘ登唄方式の一実施例の荊膠略槙成圀 第１図 イ芝来のＲＦＩ、開わ一今のオーダ１示す圀第４図 （ａ） （ｂ）１く９８
月り式に）ｉｌｉるハ０ス閂へ時のオータ１斤Ｃ１ｊ第
７図
Claims (1)
- 【特許請求の範囲】 通話メモリと保持メモリと制御部とを備え、該制御部の
制御に基づいて、入ハイウェイ上のタイムスロット毎の
データ信号を通話メモリに順次書込み、外部の制御装置
からの保持メモリ書込みオーダに従つて保持メモリに所
定のデータ信号を書込み、該保持メモリ内のデータ信号
を通話メモリのアドレス信号として、通話メモリに記憶
したデータ信号を出ハイウェイ上のタイムスロット毎に
読出すことにより交換処理を実行する時分割時間スイッ
チの制御方式において、 保持メモリに対するデータ信号及びアドレス信号のいず
れか一方を、保持メモリに対するデータ線に出力する第
１の選択手段と、 保持メモリに対するデータ信号及びアドレス信号のいず
れか一方を、保持メモリに対するアドレス線に出力する
第２の選択手段と、 外部の制御装置からの保持メモリ書込みオーダを解読す
る解読手段と、 前記解読手段で特定の保持メモリ書込みオーダを解読し
た時、切替信号を発生する信号発生手段とを有し、 前記切替信号に従つて、前記データ線及びアドレス線に
データ信号及びアドレス信号のうちの互いに異なる一方
を、それぞれ切替え送出するようになしたことを特徴と
する 時分割時間スイッチの制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15418785A JPS6216000A (ja) | 1985-07-15 | 1985-07-15 | 時分割時間スイツチの制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15418785A JPS6216000A (ja) | 1985-07-15 | 1985-07-15 | 時分割時間スイツチの制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6216000A true JPS6216000A (ja) | 1987-01-24 |
| JPH0356518B2 JPH0356518B2 (ja) | 1991-08-28 |
Family
ID=15578737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15418785A Granted JPS6216000A (ja) | 1985-07-15 | 1985-07-15 | 時分割時間スイツチの制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6216000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681294B2 (ja) * | 1988-03-25 | 1997-11-26 | 日本信号株式会社 | ランプの断芯検出装置 |
-
1985
- 1985-07-15 JP JP15418785A patent/JPS6216000A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2681294B2 (ja) * | 1988-03-25 | 1997-11-26 | 日本信号株式会社 | ランプの断芯検出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0356518B2 (ja) | 1991-08-28 |
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