JPS6215878B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子楽器に関し、特に鍵盤間カプラ
機能を備えた電子楽器に関する。 Ａ 従来技術とその欠点 電子オルガンにおいては、上鍵盤、下鍵盤およ
びペタル鍵盤からなる主鍵盤部と、この主鍵盤部
の各押下鍵に関連した楽音信号を発生する主楽音
信号発生部の外に、ソロ演奏用のソロ鍵盤および
このソロ鍵盤の押下鍵に関連した楽音信号を発生
するソロ楽音信号発生部を更に備えたいわゆる４
段鍵盤構成のものがある。この種の電子オルガン
にあつては、ソロ楽音信号発生部を主楽音信号発
生部に関係なくソロ演奏に適した音色に設定する
ことができ、これによつて演奏中における主演奏
とソロ演奏間の移行を容易にするとともに、主演
奏とソロ演奏の合奏をも行なえるものである。 ところで、鍵盤間カプラの１態様として上鍵盤
または下鍵盤（またはペタル鍵盤）を用いてソロ
演奏を行なえるようにすることが考えられる。こ
の鍵盤間カプラはソロ楽音信号発生部にソロ鍵盤
における押下鍵の鍵情報を供給する代わりに上鍵
盤または下鍵盤（またはペタル鍵盤）における押
下鍵の鍵情報を供給することにより実現される。
この場合、どの鍵盤の鍵情報をソロ楽音信号発生
部に供給するかはカプラ鍵盤選択スイツチにより
適宜選択される。例えば、カプラ鍵盤選択スイツ
チをソロ鍵盤にセツトした状態では、ソロ鍵盤で
メロデイを演奏し、一方上鍵盤または下鍵盤でバ
ツクコーラスを演奏することができ、ソロ鍵盤に
よるソロ演奏と上鍵盤または下鍵盤による演奏と
の合奏が行なえる。また、カプラ鍵盤選択スイツ
チを上鍵盤にセツトした状態では、下鍵盤で伴奏
を行ない上鍵盤でメロデイを演奏する場合に、上
鍵盤で演奏するメロデイをソロ演奏音として発音
させてひき立たせることができる。更に、カプラ
鍵盤選択スイツチを下鍵盤にセツトした状態で
は、下鍵盤によるコード演奏をカウンタメロデイ
的に発音することができる。更にまた、カプラ鍵
盤選択スイツチをペタル鍵盤にセツトした状態で
は、ペタル鍵盤で演奏するベース音をソロ演奏音
（ソロベース音またはウオーキングベース音）と
して発音させて引き立たせることができる。特
に、この場合にはソロベース音をメロデイ音とし
て扱うことができ、単にベース音を強調すること
ができるばかりか、新しい演奏効果が得られる。 しかしながら、上述した電子楽器における鍵盤
間カプラは、カプラ鍵盤選択スイツチによつて選
択された鍵盤の鍵情報をただ単にソロ楽音信号発
生部に供給しているのみであるために、鍵盤間カ
プラの条件変更（ソロ楽音信号発生部などの鍵盤
に対応させるかの変更）に際しては、その都度カ
プラ鍵盤選択スイツチを操作しなければならず、
したがつて演奏途中における鍵盤間カプラの条件
変更が極めて困難なものとなつてしまう。 そこで、各鍵盤の鍵情報を比較しこれら鍵情報
の中で例えば最高音または最低音に相当する単一
の鍵情報を選択してソロ楽音信号発生部に供給す
るようにすることが考えられる。このようにすれ
ば、カプラ鍵盤選択スイツチをその都度特別に操
作することなく鍵盤部における押鍵状態を変更す
るのみで鍵盤間カプラの条件変更を行ない得る。
しかし、この場合ある特定の鍵盤に限つてその鍵
情報をソロ楽音信号発生部に常に供給したい時、
実際にソロ楽音信号発生部に供給される鍵情報は
上述したように各鍵盤の鍵情報の中から所定の条
件に基づき選択されたものであるから、該特定鍵
盤の鍵情報がソロ楽音信号発生部に供給されない
場合も生じるという不都合が新たに生じる。すな
わち、例えばペタル鍵盤の音をソロ楽音信号発生
部からウオーキングベース音として発生させたい
場合、ウオーキングベース音の一部がとぎれてし
まうという事態が生じるものである。 Ｂ この発明の目的と概要説明 この発明は、上述した欠点に鑑みなされたもの
で、その目的とするところは、鍵盤間カプラの条
件変更を容易に行ない得るようにするとともに、
ある特定の鍵盤に限つて鍵盤間カプラの条件を優
先させる（例えば該特定鍵盤の鍵情報を他の鍵盤
の鍵情報に優先してソロ楽音信号発生部に供給す
る）ことができるようにした電子楽器を提供する
ことである。このため、この発明においては、第
１、第２および第３の鍵盤部と、第１および第２
の鍵盤部に対応した第１の楽音信号発生手段と、
第３の鍵盤部に対応した第２の楽音信号発生手段
とを備えた電子楽器において、上記第１および第
２の鍵盤部のいずれかを選択する選択手段を有
し、上記第１、第２および第３の鍵盤部の押下鍵
に対応して出力される鍵情報を入力し、上記選択
手段が上記第１の鍵盤部を選択しているときは上
記第１および第３の鍵盤部の押下鍵に対応した鍵
情報の中から所定の単一の鍵情報を選択し、該選
択手段が上記第２の鍵盤部を選択しているときは
上記第２の鍵盤部の押下鍵に対応した鍵情報を選
択してそれぞれ上記第２の楽音信号発生手段に供
給する選択供給手段を設けたものである。 Ｃ この発明の実施例 (1) 構成説明 第１図はこの発明による電子楽器の一実施例を
示すブロツク図であつて、大別すると第３の鍵盤
部（ソロ鍵盤（SK）１ａ）、第１の鍵盤部（上鍵
部（UK）１ｂ、下鍵盤（LK）１ｃ）および第２
の鍵盤部（ペダル鍵盤（PK）１ｄ）の各鍵にそ
れぞれ対応して設けられたキースイツチのうち、
押鍵によつて動作（メーク接点の場合は閉成動
作、ブレーク接点の場合は開動作）したキースイ
ツチを各鍵盤別に検出し、この検出したキースイ
ツチを表わすコード化した鍵情報（以下キーコー
ドと称す）SKC，UKC，LKC，PKCを出力する
押鍵検出回路２ａ〜２ｄ（以下回路２ａ〜２ｄを
それぞれSK押鍵検出回路、UK押鍵検出回路、
LK押鍵検出回路、PK押鍵検出回路と称す）と、
PK押鍵検出回路２ｄから出力されるキーコード
PKCを選択されたベースパターンに対応して適
宜加工することによりウオーキングベース音を発
生させるためのキーコードを出力するキーコード
加工部３と、UKおよびLK押鍵検出回路２ｂ，２
ｃから出力されるキーコードUKC，LKCおよび
キーコード加工部３から出力されるキーコード
PKCを入力し、これらキーコードUKC，LKC，
PKCを同時発音可能な複数の発音チヤンネル
（この実施例では18チヤンネル）のうち、いずれ
かの発音チヤンネルに割当てる動作を実行する発
音割当て部４と、発音割当て部４から各発音チヤ
ンネルに割当て処理されて出力されるキーコード
KC（UKC，LKC，PKC）を入力し、各発音チヤ
ンネル毎に当該発音チヤンネルに割当てられたキ
ーコードKCに対応する音高の楽音信号を発生す
る上鍵盤、下鍵盤およびペダル鍵盤用の第１楽音
信号発生部６と、SK押鍵検出回路２ａから出力
されるキーコードSKCと発音割当て部４から出
力されるキーコードKCとを入力し、両キーコー
ドSKCおよびKCの中で最も高い音高（最高音）
を表わすキーコードを最高音のキーコードMKC
として出力する選択供給手段としての最高音検出
部７と、最高音検出部７から出力される最高音の
キーコードMKCを入力してこのキーコードMKC
に対応した音高の楽音信号を発生するソロ演奏用
の第２楽音信号発生部８と、第１楽音信号発生部
６および第２楽音信号発生部８から発生される楽
音信号をミキシングして図示しないサウンドシス
テムに供給するミキシング抵抗５と、押鍵検出回
路２ａ〜２ｄ、発音割当部４、第１、第２楽音信
号発生部６，８および最高音検出部７に対し各種
タイミング信号を供給するタイミング信号発生部
９とから構成されている。 そして、ソロ鍵盤１ａ、上鍵盤１ｂ、下鍵盤１
ｃ、ペダル鍵盤１ｄは第１表に示す音域をそれぞ
れ担当する鍵によつて構成されている。

【表】 また、SK押鍵検出回路２ａ、PK押鍵検出回路
２ｄは高音優先の単音選択機能を有しており、そ
れぞれソロ鍵盤１ａ、ペダル鍵盤１ｄで同時に複
数の鍵が押鍵された場合には各押下鍵のうち最も
音高の高い鍵に対応したキーコードSKC，PKC
のみを出力するように構成されている。UK押鍵
検出回路２ｂ，LK押鍵検出回路２ｃはそれぞれ
上鍵盤１ｂ、下鍵盤１ｃで押鍵されている鍵に対
応したキーコードUKC，LKCを出力するもの
で、同時に複数の鍵が押鍵された場合には各押下
鍵に対応する複数のキーコードUKC，LKCを出
力するように構成されている。この場合、各押鍵
検出回路２ａ〜２ｄから出力される各キーコード
SKC，UKC，LKC，PKCはそれぞれ押下鍵のオ
クターブ音域を表わすブロクコードBCと押下鍵
の音名（ノート）を表わすノートコードNCとに
よつて構成される。 キーコードUKC，LKC，PKCのブロツクコー
ドBCは３ビツトB₃〜B₁からなりその内容とオク
ターブ音域との関係の一例を第２表に示す。また
ノートコードNCは４ビツトN₄〜N₁からなりその
内容と音名との関係の一例を第３表に示す。

【表】

【表】

【表】 ここでＣ音のノートコードN₄〜N₁は“1100”
（10進数の12）であるが、楽音発生のために実際
にＣ音のノートコードN₄〜N₁が利用されるとき
は“1111”（10進数の15）に変換されるようにな
つている。Ｃ音のノートコードN₄〜N₁を最初か
ら“1111”としなかつた理由は、後述するように
データ多重回路４ｂから“1111”という内容の同
期データが発生されるようになつているためであ
り、これとの重複を避けるようにしたためであ
る。 また、キーコードSKCのブロツクコードSBC
は２ビツトSB₂，SB₁からなりその内容とオクタ
ーブ音域との関係の一例を第４表に示す。ノート
コードSNCは４ビツトSN₄〜SN₁からなりその内
容と音名との関係の一例を第５表に示す。

【表】

【表】

【表】 この場合ソロ鍵盤のＣ音のノートコードSN₄〜
SN₁は“1111”（10進数の15）になつている。 第２表から明らかなように、キーコード
UKC，LKC，PKCのブロツクコードBC（B₃〜
B₁）とオクターブ音域との関係は上鍵盤と下鍵盤
とは同じであるが、上、下鍵盤とペダル鍵盤とは
異なつており、同じ値のブロツクコードBC（B₃
〜B₁）でもその実際のオクターブ音域は上、下鍵
盤とペダル鍵盤とは１オクターブ異なる。また第
２表、第４表から明らかなように、同一のブロツ
クコードBC（B₃〜B₁）またはSBC（SB₂，SB₁）が
適用されるオクターブ音域は通常のＣからＢ音の
音域ではなくＣ#から高音側のＣ音までの音域と
している。 キーコード加工部３はリズムパターン発生回路
３ａから発生されるベースパターンデータ（デイ
ジタル数値データであり所望のリズムに対応して
変化する）とPK押鍵検出回路２ｄから出力され
るキーコードPKCとをキーコード加工回路３ｂ
で加減算等の演算を行なうことにより、ペダル鍵
盤１ｄで単一の鍵を押鍵するのみでウオーキング
ベース音を発生させるためのキーコードPKCを
出力する。 発音割当て部４は発音割当て回路４ａとデータ
多重回路４ｂとによつて構成される。発音割当て
回路４ａは押鍵検出回路２ｂ〜２ｄから出力され
る各キーコードUKC，LKC，PKCを発音チヤン
ネルのいずれかに割当てる処理を行なうもので、
各チヤンネルに割当てたキーコードKC（UKC，
LKC，PKC）及び割当てたキーコードKCに対応
する鍵のオン・オフ状態を表わすキーオン信号
KONを各チヤンネル毎に第３図ａに示すクロツ
ク信号φ_１にしたがつて時分割的に出力する。キ
ーオン信号KONは押鍵中は“１”で離鍵される
と“０”になる信号である。 この実施例では、鍵盤別に予め発音チヤンネル
が定められており、発音割当て回路４ａは予め定
められた発音チヤンネルのいずれに当該鍵盤のキ
ーコード（UKC，LKC，PKC）を割当てる。 各鍵盤のキーコードUKC，LKC，PKCがそれ
ぞれ割当てられる発音チヤンネルの一例を第６表
に示す。

【表】 尚、第12、第15、第18発音チヤンネルは自動ア
ルペジオ音等の特殊演奏用のチヤンネルであつて
キーコードUKC，LKC，PKCは割当てられず、
アルペジオ音用のキーコードが割当てられるよう
になつている。しかし、この点は本発明の要旨で
はないので説明を省略する。 データ多重回路４ｂは発音割当て回路４ａから
出力される各発音チヤンネルのキーコードKC及
びキーオン信号KONを各チヤンネル毎にそれら
のビツト数よりも少ないビツト数のデータMD
（MD₁〜MD₄）に多重化して出力する。データ多重
回路４ｂは第１〜第18の各発音チヤンネルのキー
コードKC及びキーオン信号KONを第１〜第18の
各多重チヤンネル時間においてそれぞれ多重化し
てデータMDとして出力する。この場合、各多重
チヤンネル時間は第７表に示すように、クロツク
信号φ_１（第３図ａ）の１周期を単位ステートす
る第１〜第３ステートによつて構成されている。
従つて、各多重チヤンネル時間はクロツク信号φ
_１の３周期分の時間幅を有することになる。 そして、第１多重チヤンネル時間の第１ステー
トにおいては、第１楽音信号発生部６および最高
音検出部７においてこの多重化されたデータMD
を復調する際に使用する同期データ“1111”を発
生する。また各多重チヤンネル時間の第２ステー
トにおいてはキーコードKCのブロツクコードB₁
〜B₃およびキーコード信号KONをビツトMD₁〜
MD₄で伝送する。更に各多重チヤンネル時間の第
３ステートにおいてはキーコードKCのノートコ
ードN₁〜N₄をビツトMD₁〜MD₄で伝送する。 尚、第７表の「鍵盤」の欄に示されている
「UK」は上鍵盤、「LK」は下鍵盤、「PK」はペタ
ル鍵盤のキーコード（UKC，LKC，PKC）がそ
れぞれ専用に割当てられるチヤンネルであること
を示す。

【表】

【表】 第１楽音信号発生部６は、発音割当て部４から
送られてくる多重データMD（MD₁〜MD₄）を復
調して各発音チヤンネル毎にキーコードKCおよ
びキーオン信号KONを並列化して取り出し、各
発音チヤンネルにおいて当該チヤンネルのキーコ
ードKCおよびキーオン信号KONにもとずいて対
応した音高の楽音信号を発生させ、この発生楽音
信号をミキシング抵抗５を介して図示しないサウ
ンドシステムに供給することにより上鍵盤、下鍵
盤およびペダル鍵盤における押下鍵に対応した楽
音を発生させる。 最高音検出部７はキーコード変換回路７ａ、第
１最高音検出回路７ｂ、第２最高音検出回路７
ｃ、キーコードメモリ７ｄおよびキーオン検出回
路７ｅとから構成されている。キーコード変換回
路７ａは発音割当部４から多重データMDとして
出力される各発音チヤンネルのキーコードKCを
選択手段としてのカプラ鍵盤選択スイツチ部７ｆ
の出力に対応してコード変換する。カプラ鍵盤選
択スイツチ部７ｆは、鍵盤間カプラとして第２楽
音信号発生部８に結合する鍵盤を上鍵盤、下鍵盤
およびペダル鍵盤のうち、どの鍵盤にするのかを
選択するもので、上鍵盤を選択するUK選択スイ
ツチUCS、下鍵盤を選択するLK選択スイツチ
LCSおよびペダル鍵盤を選択するPK選択スイツ
チPCSを備えている。この場合、UK選択スイツ
チUCSまたはLK選択スイツチLCSがオンされる
と、キーコード変換回路７ａは発音割当て部４か
ら多重データMDとして出力されるキーコード
KCの中で上鍵盤または下鍵盤に関するもので、
かつソロ鍵盤の音域（第１表のC₃〜C₆）に対応す
るキーコードKCを選択するとともに、後述する
第２最高音検出部７ｃにおけるソロ鍵盤用のキー
コードSKCとの比較のために、上記選択された
キーコードKCをキーコードSKCと一致するよう
に変換する。すなわち、キーコードKCを構成す
る３ビツトのブロツクコードB₁〜B₃（第２表）
を第４表に示す２ビツトのブロツクコードSB₁，
SB₂に対応するブロツクコードB₁′，B₂′に変換
し、またノートコードN₁〜N₄（第３表）を第５
表に示すノートコードSN₁〜SN₄に対応するノー
トコードN₁′〜N₄′に変換する。また、キーコード
変換回路７ａはPK選択スイツチPCSがオンされ
ると、発音割当て部４から多重データMDとして
出力されるキーコードKCのうち、ペタル鍵盤に
関するキーコード、すなわちキーコードPKCの
みを優先的に選択し、かつそのブロツクコード
B₁〜B₃（第２表）を第４表に示す２ビツトのブ
ロツクコードSB₁〜SB₂に対応するブロツクコー
ドB₁′，B₂′に変換するとともに、そのノートコー
ドN₁〜N₄（第３表）を第５表に示すノートコー
ドSN₁〜SN₄に対応するノートコードN₁′〜N₄′に
変換して出力する。この場合、キーコードSKC
のブロツクコードSB₁，SB₂は第４表に示すよう
にC₃〜C₆までの音域を担当しているのに対し、
キーコードPKCのブロツクコードB₁〜B₃は第２
表に示すようにC₀〜C₃の音域を担当しているた
め、キーコードPKCのブロツクコードB₁〜B₃を
第４表に示すブロツクコードSB₁，SB₂（B₁′，
B₂′）に変換すると、３オクターブシフトしたコ
ードに変換されることになるが、この場合には後
述するように第２楽音信号発生部８において補正
される。 また、このキーコード変換回路７ａは、発音割
当て部４から出力される多重データMDに含まれ
ている前述した同期データ“1111”を検出して同
期信号SYとしてタイミング信号発生部９に供給
することにより、タイミング信号発生部９の動作
を同期させている。 第１最高検出回路７ｂは、キーコード変換回路
７ａから出力される変換キーコードKC′のうち、
最も音高の高い鍵に相当するキーコードのみをカ
プラキーコードCKCとして出力するとともにPK
選択スイツチPCSがオンされている時にはキーコ
ード変換回路７ａから優先的に出力される単一の
ペタル鍵盤に関する変換キーコードKC′をそのま
まカプラキーコードCKCとして出力する。第２
最高音検出回路７ｃは、SK押鍵検出回路２ａか
ら出力されるキーコードSKCと第１最高音検出
回路７ｂから出力されるカプラキーコードCKC
とを比較し、音高の高い方のキーコード（SKC
またはCKC）をキーコードMKCとして出力す
る。キーコードメモリ７ｄは第２最高音検出回路
７ｃから出力されるキーコードMKCを一時記憶
した後に第２楽音信号発生部８に供給する。 キーオン検出回路７ｅはキーコードメモリ７ｄ
の状態を検出して反転キーオン信号を出
力するもので、この回路７ｅはキーコードメモリ
７ｄの入力キーコードMKCと出力キーコード
MKCとを比較し、両者が一致しているときに反
転キーオン信号（“０”）を出力し、一致
しないときには反転キーオン信号を出力
しない（＝“１”）。この反転キーオン信号
は第２楽音信号発生部８に供給される。 第２楽音信号発生部８は、キーコード音高電圧
変換回路８ａと、電圧制御型可変周波数発振器
（以下VCOと称す）８ｂと、電圧制御可変フイル
タ（以下VCFと称す）８ｃと、電圧制御型可変
増幅器（以下VCAと称す）８ｄと、VCF８ｃお
よびVCA８ｄを制御するエンベロープ制御波形
発生回路（以下EGと称す）８ｅ，８ｆとによつ
て構成されている。 キーコード・音高電圧変換回路８ａは、最高音
検出部７のキーコードメモリ７ｄから出力される
デジタル値のキーコードMKCを対応するアナロ
グ値の音高電圧KVに変換してVCO８ｂに出力す
る。VCO８ｂは、音高電圧KVに対応した周波数
の音源信号を発生してVCF８ｃに供給する。 一方、EG８ｅ，８ｆはキーオン検出回路７ｅ
から出力される反転キーオン信号
（“０”）によつて動作し、これによつてアタツ
ク、デイケイ、サステイン、リリース等のエンベ
ロープ制御波形EW₁，EW₂を発生してVCF８
ｃ，VCA８ｄに出力する。この結果、VCO８ｂ
から出力された音源信号は、VCF８ｃにおいて
エンベロープ制御波形EW₁にしたがつて音色が
付与され、またVCA８ｄにおいてエンベロープ
制御波形EW₂にしたがつて振幅エンベロープが
付与される。このようにして音色および振幅エン
ベロープが付与された楽音信号は、ミキシング抵
抗５を介して図示しないサウンドシステムから楽
音として発音される。 なお、VCO８ｂはカプラ鍵盤選択スイツチ部
７ｆにおいてPK選択スイツチPCSがオンされて
いる場合には、PK選択スイツチPCSの出力信号
“１”によつてその発振周波数が３オクターブ低
くなるように制御され、これによつて発生楽音の
周波数が３オクターブダウンし、これによりキー
コード変換回路７ａにおけるキーコード変換時の
３オクターブアツプをもどして本来のベース音域
（第２表のC₀〜C₃）にしている。タイミング信号
発生部９は、前述した発音割当部４から出力され
る同期信号SYに同期して作動し、各押鍵検出回
路２ａ〜２ｄ、発音割当て部４、第１楽音信号発
生部６、最高音検出部７等の動作を制御する各種
タイミング信号を発生するもので、この電子楽器
における動作の基準となる部分である。 以上がこの実施例による電子楽器の概略構成説
明であるが、以下において各部の詳細回路を示し
てその動作を説明する。尚、UKおよびLK押鍵検
出回路２ｂ，２ｃは例えば特開昭52―23324号発
明の名称「キーコーダ」に開示されたものを採用
することができ、またキーコード加工部３は例え
ば特開昭53―26114号・発明の名称「電子楽器」
に開示されたものを採用することができ、更にま
た発音割当て部４（発音割当て回路４ａ、データ
多重回路４ｂ）および第１楽音信号発生部６は例
えば特願昭52―100966号・発明の名称「電子楽
器」に開示されたものを採用することができるの
で以下の詳細説明ではこれらの部分については省
略する。 タイミング信号発生部９ 第２図は第１図に示すタイミング信号発生部９
の要部を示す具体的な回路図であり、この電子楽
器における動作の基準となる各種タイミング信号
を発生する部分である。従つて、まず最初にタイ
ミンング信号発生部９を説明する。このタイミン
グ信号発生部９は、互いに直列接続されて第３図
ａ，ｂに示す互いに逆位相の２相クロツク信号φ
_１，φ_２によつて動作する遅延フリツプフロツプ
９０１，９０２を有し、遅延フリツプフロツプ９
０１は前述したキーコード変換回路７ａにおい
て、第７表に示す多重データMDの第１多重チヤ
ンネル時間の第１ステートに“1111”として送ら
れてくる同期データを検出して出力される同期信
号SY（第３図ｃ）をオアゲート９０３を介して
入力する。また遅延フリツプフロツプ９０１，９
０２の出力信号は、ノアゲート９０４に入力さ
れ、両出力信号がともに“０”になつたとき
“１”がオアゲート９０３を介して遅延フリツプ
フロツプ９０１に入力され、これにより２ビツト
構成の循環型シフトレジスタを構成する。従つ
て、第３図ｃに示すようにクロツク信号φ_２に同
期しかつクロツク信号φ_２の１周期に相当するパ
ルス幅をもつ同期信号SYがオアゲート９０３を
介して遅延フリツプフロツプ９０１に入力される
と、遅延フリツプフロツプ９０１はクロツク信号
φ_１のタイミングでこの同期信号SYを取込み、
クロツク信号φ_２のタイミングで出力し、この結
果第３図ｄに示すように同期信号SYを１ビツト
タイム（クロツク信号φ_１，φ_２の１周期）遅延
した信号が得られる。この遅延フリツプフロツプ
９０１の出力信号（第３図ｄ）は、遅延フリツプ
フロツプ９０２に入力され同様に１ビツトタイム
遅延されて出力される。そして、遅延フリツプフ
ロツプ９０１，９０２の出力信号が“０”になる
と、ノアゲート９０４の出力信号が第３図ｆに示
すように“１”となり、このノアゲート９０４の
出力信号（“１”）がオアゲート９０３を介して再
び遅延フリツプフロツプ９０１にクロツク信号φ
_１のタイミングで取込まれて上述した場合と同様
の動作を続ける。従つて、遅延フリツプフロツプ
９０２からは、同期信号SYに同期してクロツク
信号φ_１を３分周した信号（第３図ｅ）が出力さ
れることになり、この信号がデータ多重回路４ｂ
から出力される第７表に示す多重データMDの各
多重チヤンネル時間における第３ステートのタイ
ミングを示すタイミング信号3Y３として出力さ
れる。従つて、このタイミング信号3Y３で多重
データMDをラツチすることにより、各発音チヤ
ンネルに割当てられたキーコードKCのノートコ
ードN₁〜N₄が取出せることになる。次に、アン
ドゲート９０５はタイミング信号3Y３（第３図
ｅ）と遅延フリツプフロツプ９０１の出力信号
（第３図ｄ）をインバータ９０６で反転した信号
と、クロツク信号φ_１のタイミングでオンとなる
電界効果型のトランジスタ９０７を介して供給さ
れる遅延フリツプフロツプ９０１の出力信号とを
入力している。この場合、トランジスタ９０７は
出力ラインが入力インピーダンスの高いアンドゲ
ート９０５に接続されているために、クロツク信
号φ_１のタイミングにおける入力条件（遅延フリ
ツプフロツプ９０１の出力）を次のクロツク信号
φ_１が供給されるまで出力ラインの浮遊容量で保
持し続ける。従つて、アンドゲート９０５からは
第３図ｇに示すように、第３図ｅに示すタイミン
グ信号3Y３の立上りからクロツク信号φ_１の半
周期分だけ出力信号が“１”となるタイミング信
号3Y３Ｓ（タイミング信号3Y３の立上りを微分
した状態の信号）が出力される。また、ノアゲー
ト９０４の出力信号（第３図ｆ）は、クロツク信
号φ_１でオンとなる電果効果型のトランジスタ９
０８を介して出力されている。 この場合、トランジスタ９０８の出力ライン
は、入力インピーダンスの高い負荷（ロジツク回
路）に接続されているために、クロツク信号φ_１
のタイミングにおける入力条件（ノアゲート９０
４の出力）を次のクロツク信号φ_１が供給される
まで出力ラインの浮遊容量で保持し続ける。従つ
て、トランジスタ９０８からは、第３図ｈに示す
ように、タイミング信号3Y３（第３図ｅ）をク
ロツク信号φ_１の1.5周期だけ遅らせたタイミン
グ信号1.5Y３が出力されることになる。 一方、同期信号SYは、クロツク信号φ_１，φ
_２で動作する遅延フリツプフロツプ９０９におい
て、１ビツトタイム（クロツク信号φ_１の１周期
分）遅延された後、オアゲート９１０を介して前
述した発音チヤンネル数と等しい18ステージのシ
フトレジスタ９１１に供給される。この場合、シ
フトレジスタ９１１は、前記タイミング信号
1.5Y３（第３図ｈ）によつて入力信号を取込
み、タイミング信号3Y３（第３図ｅ）によつて
シフト動作を行なつている。この場合、シフトレ
ジスタ９１１の取込みタイミングであるタイミン
グ信号1.5Y３とその入力信号とのタイミングを
一致させるために、同期信号SYを遅延フリツプ
フロツプ９０９において１ビツトタイム遅延し、
この遅延した同期信号SYをオアゲート９１０を
介してシフトレジスタ９１１に入力するようにし
ている。シフトレジスタ９１１はタイミング信号
1.5Y３によつて入力信号（SY′）を取込み、タイ
ミング信号3Y３（第３図ｅ）によつて取込まれ
た入力信号を順次シフトする。従つて、このシフ
トレジスタ９１１の各ステージの出力は第７表で
示した第１〜第18多重チヤンネル時間に対して２
ビツトタイム（クロツク信号φ_１の２周期分）だ
け遅延された第１〜第18チヤンネル時間（一つの
発音チヤンネルに関するキーコードKCおよびキ
ーオン信号KONが復調されて送出されている期
間を単にチヤンネル時間と称す）をそれぞれ表わ
していることになる。これを表にすると第８表に
示すようになる。

【表】 そして、この“１”信号がシフトレジタ９１１
の第18ステージまでシフトすると、シフトレジス
タ９１１の第１〜17ステージ出力を入力としてい
るノアゲート９１２の出力が“１”となり、この
“１”信号がオアゲート９１０を介してシフトレ
ジスタ９１１の入力端に供給されて循環型のシフ
トレジスタとなる。この場合、シフトレジスタ９
１１に取込まれた“１”信号が順次シフトされて
第10ステージ出力が“１”になると、フリツプフ
ロツプ９１３がセツトされてその出力Ｑが“１”
となり、更にシフトされて第18ステージ出力が
“１”になるとノアゲート９１２の出力が“１”
によりフリツプフロツプ９１３がリセツトされて
その出力は“０”となる。また、シフトレジスタ
９１１に取込まれた“１”信号が第18ステージに
シフトされた時にノアゲート９１２から出力され
る“１”信号は、遅延フリツプフロツプ９１４に
おいて１ビツトタイム遅延された後にフリツプフ
ロツプ９１５をセツトしてその出力Ｑを“１”に
する。そして、シフトレジスタ９１１の第９ステ
ージの出力が“１”になると、フリツプフロツプ
９１５はリセツトされてその出力Ｑは“０”とな
る。従つて、フリツプフロツプ９１３の出力Ｑ
は、第４図ａにクロツク信号φ_Aとして示すよう
に、シフトレジスタ９１１の第10〜第17ステージ
の出力のいずれかが“１”の期間において“１”
となる。またフリツプフロツプ９１５の出力Ｑ
は、第４図ｂにクロツク信号φ_Bとして示すよう
に、シフトレジスタ９１１の第１〜第８ステージ
の出力のいずれかが“１”の期間において“１”
となる。アンドゲート９１６は遅延フリツプフロ
ツプ９１４の出力信号とタイミング信号1.5Y３
のタイミングでオンとなる電界効果型のトランジ
スタ９１７を介して供給されるノアゲート９１２
の出力とを入力している。この場合、トランジス
タ９１７はその出力ラインが高入力インピーダン
スのアンドゲート９１６に接続されているため
に、タイミング信号1.5Y３の発生時における入
力条件（つまりノアゲート９１２の出力）を次の
タイミング信号1.5Y３の発生時まで出力ライン
の浮遊容量で保持し続けることになり、アンドゲ
ート９１６から出力される信号は、第４図ｃにタ
イミング信号TISとして示すように、シフトレジ
スタ９１１の第１ステージ出力発生期間の前半期
において“１”となつて第１チヤンネル時間の立
上り部分を示す信号となる。また、シフトレジス
タ９１１の第１ステージ出力は第４図ｄに示すよ
うに第８表の第１チヤンネル時間（ペタル鍵盤用
の発音チヤンネルに対応）を示すタイミング信号
t₁として出力され、シフトレジスタ９１１の第２
〜第８ステージ出力は、オアゲート９１８から第
４図ｅに示すように第８表の第２〜第８チヤンネ
ル時間（上鍵盤用の発音チヤンネルに対応）を示
すタイミング信号UKTとして出力され、シフト
レジスタ９１１の第９〜15ステージ出力はオアゲ
ート９１９を介して第４図ｆに示すように、第８
表の第９〜第15チヤンネル時間（下鍵盤用の発音
チヤンネルに対応）を示すタイミング信号LKT
として出力される。 一方、電源投入時に発生されるイニシアルクリ
ア信号ICによつてリセツトされる２進５ビツト
構成のカウンタ９２０は、フリツプフロツプ９１
３，９１５から出力される信号をクロツク信号φ
_A，φ_Bとして順次カウントをアツプしている。従
つて、カウンタ９２０はシフトレジスタ９１１の
１周期毎に１カウントしていることになる。ま
た、カウンタ９２０の出力側には、カウンタ９２
０のカウント値が10進数で29，30，31に達する毎
にタイミング信号２９Ｔ，３０Ｔ，３１Ｔをそれ
ぞれ出力するアンドゲート９２１，９２２，９２
３が設けられている。アンドゲート９２３から出
力されるタイミング信号３１Ｔは、クロツク信号
φ_A，φ_Bで駆動される遅延フリツプフロツプ９２
４においてカウンタ９２０の１カウント時間分
（シフトレジスタ９１１の１周期に相当する時
間）が遅延されてタイミング信号OTとして出力
される。 押鍵検出回路 第５図は第１図に示すSK押鍵検出回路２ａの
具体例を示す詳細回路図であつて、この押鍵検出
回路２ａはキースイツチ回路２００と、キースイ
ツチ回路２００のブロツク入出力兼用端子２００
ａ〜２００ｆにそれぞれ接続されたブロツク検出
回路２０１ａ〜２０１ｆと、キースイツチ回路２
００のノート入出力兼用端子２０２ａ〜２０２ｇ
にそれぞれ接続されたノート検出回路２０３ａ〜
２０３ｇとを有する。キースイツチ回路２００は
第６図に示すように、ソロ鍵盤１ａの各鍵に対応
して設けられた37個のキースイツチ２０４ａ〜２
０４ｎのうち、最低オクターブのＣ音に対応する
キースイツチ２０４ｎを除く他の36個のキースイ
ツチ２０４ａ〜２０４ｍの一方の端子（可動接
点）側を半オクターブ（Ｃ#〜Ｆ#またはＧ〜
Ｃ）毎に共通接続してブロツクＵ４ａ，Ｕ４ｂ，
Ｕ５ｂ，Ｕ６ａ，Ｕ６ｂとした後、ブロツク配線
２０５を介してブロツク入出力兼用端子２００ａ
〜２００ｆに接続されている。また、上記各キー
スイツチ２０４ａ〜３０４ｍの他方の端子（固定
接点）側はそれぞれ回り込み防止用のダイオード
２０７ａ〜２０７ｍを介して音名ＣとＦ#，Ｂと
Ｆ，Ａ#とＥ，ＡとＤ#，Ｇ#とＤおよびＧとＣ
#の各ノートの組合わせ毎にそれぞれ共通接続さ
れ、ノート配線２０８を介してノート入出力兼用
端子２０２ａ〜２０２ｆにそれぞれ接続されてい
る。この場合、ソロ鍵盤１ａにおける鍵数は第１
表で示したようにC₃〜C₆の37鍵であり、キース
イツチの数も37個である。これを半オクターブ毎
に６つのブロツク（Ｕ４ａ〜Ｕ６ｂ）に分割する
と、最低オクターブのＣ音の鍵のキースイツチ２
０４ｎが１個だけ残つてしまう不都合が生ずる。
また、この１個のキースイツチ２０４ｎのために
ブロツクを一個増加するのも不経済である。この
ため、第６図に示す実施例においては、最低オク
ターブのＣ音の鍵（C₃）のキースイツチ２０４ｎ
をCLノートとしてブロツクＵ４ａに含め、この
ブロツクＵ４ａだけは７個のキースイツチを担当
させている。このため、キースイツチ２０４ｎの
一方の端子（可動接点）をブロツク配線２０５を
介してブロツク入出力兼用端子２００ｆに接続
し、また他方の端子（固定接点）をダイオード２
０７ｎ、ノート配線２０８を介してCLノート専
用のノート入出力兼用端子２０２ｇに接続してい
る。ところで、一般に各キースイツチは鍵盤部に
設けられているためキースイツチ２０４ａ〜２０
４ｎとブロツク検出回路２０１ａ〜２０１ｆおよ
びノート検出回路２０３ａ〜２０３ｇを結ぶブロ
ツク配線２０５およびノート配線２０８は長く引
き回されているために、そこに配線容量CbとCn
が生ずる。この実施例では、この配線容量Cb，
Cnを積極的に利用するように構成している。 ブロツク検出回路２０１ａ〜２０１ｆ（第５
図）はその詳細を回路２０１ａ，２０１ｅ，２０
１ｆについてのみ図示するが他の回路２０１ｂ〜
２０１ｄについても同様である。各ブロツク検出
回路２０１ａ〜２０１ｆは、キースイツチ回路２
００の対応するブロツク入出力兼用端子（２００
ａ〜２００ｆ）とアース間に接続され、かつ第２
図に示すタイミング信号発生部９から供給される
タイミング信号２９Ｔ，３０Ｔを入力とするノア
ゲート２０９の出力をゲート入力とするトランジ
スタ２１０と、対応するブロツク入出力兼用端子
（２００ａ〜２００ｆ）の出力とタイミング信号
２９Ｔとのアンド条件を求めるアンドゲート２１
１と、アンドゲート２１１の出力信号をクロツク
信号φ_Aで取込でクロツク信号φ_Bで出力する遅延
フリツプフロツプ２１２と、遅延フリツプフロツ
プ２１２の出力と高ブロツク優先信号HBをイン
バータ２１３により反転した信号とのアンド
条件を求めるアンドゲート２１４と、遅延フリツ
プフロツプ２１２の出力と高ブロツク優先信号
HBとを入力し、その出力を新たな高ブロツク優
先信号HBとして下位ブロツクに供給するオアゲ
ート２１５と、アンドゲート２１４の出力をイン
バータ２１６で反転した信号とタイミング信号３
０Ｔのアンド条件を求めるアンドゲート２１７
と、アンドゲート２１４の出力とタイミング信号
３０Ｔとのアンド条件を求めるアンドゲート２１
８と、電源Vccと対応するブロツク入出力兼用端
子（２００ａ〜２００ｆ）との間に接続され、か
つアンドゲート２１７の出力をゲート入力とする
トランジスタ２１９と、対応するブロツク入出力
兼用端子（２００ａ〜２００ｆ）とアース間に接
続され、かつアンドゲート２１８の出力をゲート
入力とするトランジスタ２２０とによつて構成さ
れている。 尚、ブロツク検出回路２０１ａのインバータ２
１３に入力される高ブロツク優先信号HBはそれ
より上位のブロツク検出回路が存在しないため常
時“０”となつている。またブロツク検出回路２
０１ｆには、それより下位のブロツク検出回路が
存在しないためオアゲート２１５は設けられてい
ない。 このように構成された各ブロツク検出回路２０
１ａ〜２０１ｆのアンドゲート２１４の出力はオ
アゲート２２１〜２２３を介してブロツクコード
として取り出される。一方、ノート検出回路２０
３ａ〜２０３ｇはその詳細を回路２０３ａ，２０
３ｆ，２０３ｇについてのみ図示するが、他の回
路２０３ｂ〜２０３ｅについても同様である。 各ノート検出回路２０３ａ〜２０３ｇは、電源
Vccと対応するノート入出力兼用端子（２０２ａ
〜２０２ｇ）間に接続され、かつタイミング信号
２９Ｔをゲート入力とするトランジスタ２２４
と、対応するノート入出力兼用端子（２０２ａ〜
２０２ｇ）の出力信号をインバータ２２５で反転
した信号とタイミング信号３０Ｔとのアンド条件
を求めるアンドゲート２２６と、アンドゲート２
２６の出力をクロツクパルスφ_Aで取込み、クロ
ツクパルスφ_Bで出力する遅延フリツプフロツプ
２２７と、高ノート優先信号HNをインバータ２
２８で反転した信号と遅延フリツプフロツプ
２２７の出力とのアンド条件を求めるアンドゲー
ト２２９と、高ノート優先信号HNと遅延フリツ
プフロツプ２２７の出力とを入力し、その出力を
新たな高ノート優先信号HNとして下位のノート
検出回路に供給するオアゲート２３０とによつて
構成されている。 尚、ノート検出回路２０３ａのインバータ２２
８に入力される高ノート優先信号HNはそれより
上位のノート検出回路が存在しないため常時
“０”となつている。またノート検出回路２０３
ｇには、それより下位のブロツク検出回路が存在
しないためオアゲート２３０は設けられていな
い。 そして、各ノート検出回路２０３ａ〜２０３ｇ
のアンドゲート２２９の出力は、オアゲート２３
１〜２３３を介してノートコード化して取出され
る。 このように構成されたSK押鍵検出回路２ａに
おいては、第２図に示すタイミング信号発生部９
から発生されるタイミング信号２９Ｔ，３０Ｔが
入力されるわけであるが、ノアゲート２０９はタ
イミング信号２９Ｔ，３０Ｔが発生されるタイミ
ング以外の期間において“１”信号を送出し、こ
の“１”信号で各ブロツク検出回路２０１ａ〜２
０１ｆのトランジスタ２１０をオンさせてブロツ
ク配線２０５の浮遊容量Cbを放電している。 次にタイミング信号発生部９（第２図）からタ
イミング信号２９Ｔが供給されると、各ノート検
出回路２０３ａ〜２０３ｇの各トランジスタ２２
４がオンとなり、これに伴なつて各ノート入出力
兼用端子２０２ａ〜２０２ｇを介してノート配線
２０８側の浮遊容量Cnが充電される。この場
合、いずれかの鍵が操作されてキースイツチ２０
４ａ〜２０４ｎ（第６図）のいずれか（１個また
は複数個）がオンされていると、このオンされた
キースイツチ２０４を介して対応するブロツク配
線２０５の浮遊容量Cbが充電される。この結
果、オンされたキースイツチ２０４が属するブロ
ツクのブロツク入出力兼用端子（２００ａ〜２０
０ｆ）が“１”なり該ブロツク入出力兼用端子
（２００ａ〜２００ｆ）に接続されているブロツ
ク検出回路２０１のアンドゲート２１１は、タイ
ミング信号２９Ｔの発生時に“１”信号を送出し
て、そのブロツクにおいてオン状態のキースイツ
チがあることを示す。このアンドゲート２１１か
ら出力される“１”信号は、クロツク信号φ_A，
φ_Bで動作する遅延フリツプフロツプ２１２にお
いて第１〜第18多重チヤンネル時間遅延されて、
タイミング信号３０Ｔに同期して出力される。遅
延フリツプフロツプ２１２から“１”信号が出力
されると、インバータ２１３、アンドゲート２１
４およびオアゲート２１５で構成される高ブロツ
ク優先回路によつて、遅延フリツプフロツプ２１
２から“１”信号が出力されたブロツク検出回路
２０１のうちで最も優先順位の高いブロツク検出
回路２０１（この実施例ではブロツク検出回路２
０１ａ，２０１ｂ，２０１ｃ，…２０１ｆの順で
ある）におけるアンドゲート２１４からのみ
“１”信号が出力される。この場合、優先順位が
下位のブロツク検出回路２０１においては上位の
ブロツク検出回路２０１の遅延フリツプフロツプ
２１２から出力される“１”信号がオアゲート２
１５を介して高ブロツク優先信号HBとしてイン
バータ２１３に入力されるために、アンドゲート
２１４が強制的に遮断される。そして、アンドゲ
ート２１４から“１”信号を送出しているブロツ
ク検出回路２０１はタイミング信号３０Ｔの発生
時にアンドゲート２１８の出力が“１”となり、
このアンドゲート２１８から出力される“１”信
号でトランジスタ２２０がオンとなる。また、ア
ンドゲート２１４から“０”信号を送出している
ブロツク検出回路２０１は、タイミング信号３０
Ｔの発生時にアンドゲート２１７から出力される
“１”信号でトランジスタ２１９がオンとなる。
この結果、トランジスタ２２０がオンとなつたブ
ロツク検出回路２０１に接続されているブロツク
入出力兼用端子（２００ａ〜２００ｆ）はアース
に落されて“０”レベルとなり、これに伴なつて
該ブロツクのオンしているキースイツチ２０４に
対応するノート配線２０８の浮遊容量Cnの電荷
が放電され該ノート配線２０８に接続されている
ノート入出力兼用端子２０２も“０”レベルとな
る。この結果、“０”レベルになつたノート入出
力兼用端子２０２に接続されているノート検出回
路２０３のインバータ２２５の出力のみが“１”
となる。このインバータ２２５の出力“１”はこ
のときタイミング信号３０Ｔが発生しているので
アンドゲート２２６を介して遅延フリツプフロツ
プ２２７に入力され該遅延フリツプフロツプ２２
７において遅延されて次のタイミング信号３１Ｔ
に同期して出力される。遅延フリツプフロツプ２
２７から“１”信号が出力されると、インバータ
２２８、アンドゲート２２９、オアゲート２３０
によつて構成される高ノート優先回路によつて、
遅延フリツプフロツプ２２７から“１”信号が出
力されたノート検出回路２０３のうちで最も優先
順位の高いノート検出回路２０３（この実施例で
はノート検出回路２０３ａ，２０３ｂ，２０３
ｃ，…２０３ｇの順である）におけるアンドゲー
ト２２９のみから“１”信号が出力される。この
場合、優先順位が下位のノート検出回路２０３に
おいては上位のノート検出回路２０３のオアゲー
ト２３０から出力される高ノート優先信号HN
（“１”）によつてアンドゲート２２９が強制的に
不動作とされる。このようにして単一のノート検
出回路２０３から出力される“１”信号はオアゲ
ート２３１〜２３３を介してコード化されノート
コードSNCのビツトSN₁〜SN₃としてタイミング
信号３１Ｔに同期して出力される。 一方、前述したように単一のブロツク検出回路
２０１からタイミング信号３０Ｔに同期して出力
される“１”信号はオアゲート２２１〜２２３を
介してコード化され、さらにクロツク信号φ_A，
φ_Bによつて駆動される遅延フリツプフロツプ２
３４〜２３６に入力され遅延されてタイミング信
号３１Ｔに同期して該遅延フリツプフロツプ２３
４〜２３６からノートコードSNCのビツトSN₄お
よびブロツクコードSB₁，SB₂として出力され
る。尚、CLノート検出時、すなわち最低オクタ
ーブのＣ音の鍵（C₃）が押鍵され対応するキース
イツチ２０４ｎがオンしてノート検出回路２０３
ｇから“１”信号が出力された場合には第４表お
よび第５表に示すようにブロツクコードSB₁，
SB₂を“00”とし、ノートコードSN₁〜SN₄を
“1111”とする必要がある。このために遅延フリ
ツプフロツプ２３４，２３５の出力側にオアゲー
ト２３７、アンドゲート２３９を設け、ノート検
出回路２０３ｇの出力信号をオアゲート２３７に
入力するとともに、インバータ２３８を介してア
ンドゲート２３９に入力している。 このようにして、SK押鍵検出回路２ａから
は、ソロ鍵盤１ａにおいて押下されている鍵のう
ち最も音高の高い鍵に対応する単一のキーコード
SKC（ブロツクコードSB₁，SB₂およびノートコ
ードSN₁〜SN₄からなる）がタイミング信号３１
Ｔの発生に同期して出力される。 尚、PK押鍵検出回路２ｄも第５図に示したSK
押鍵検出回路２ａに準じて構成することができる
ものであるが、その説明は省略する。 キーコード変換回路７ａ、第１最高音検出回
路７ｂ 第７図は第１図に示すキーコード変換回路７ａ
と第１最高音検出回路７ｂの具体的な実施例を示
す回路図であつて、第１図に示す発音割当て部４
からクロツク信号φ_１に同期して出力される第７
表に示した４ビツトの多重データMD（MD₁〜
MD₄）は、クロツク信号φ_１，φ_２（第３図ａ，
ｂ）によつて駆動される遅延フリツプフロツプ７
００ａ〜７００ｄに入力され、１ビツトタイム遅
延されて出力される。 各遅延フリツプフロツプ７００ａ〜７００ｄか
ら出力される遅延された多重データMDの各ビツ
ト信号MD₁〜MD₄はアンドゲート７０１に入力さ
れて同期データ“1111”が検出され、このアンド
ゲート７０１の出力“１”がデータ多重回路４ｂ
から出力される多重データMDのスタート部分を
示す同期信号SYとして第２図のタイミング信号
発生部９に供給される。また、各遅延フリツプフ
ロツプ７００ａ〜７００ｄから出力される多重デ
ータMDの各ビツト信号MD₁〜MD₄はラツチ回路
７０３の入力端子IN₁〜IN₄に入力されるととも
に、クロツク信号φ_１，φ_２によつて駆動される
遅延フリツプフロツプ７０２ａ〜７０２ｄに入力
される。遅延フリツプフロツプ７０２ａ，７０２
ｄは入力された各ビツト信号MD₁〜MD₄を１ビツ
トタイム遅延してラツチ回路７０３の入力端子
IN₅〜IN₈に加える。 ラツチ回路７０３のストローブ端子Ｓにはタイ
ミング信号３Ｙ３Ｓ（第３図ｇ）が入力されてお
り、タイミング信号３Ｙ３Ｓが発生したときその
各入力端子IN₁〜IN₈に入力されている信号をラツ
チする。この場合、タイミング信号３Ｙ３Ｓは、
タイミング信号発生部９（第２図）の説明におい
て詳記したように、第７表に示す各多重チヤンネ
ル時間の第３ステートのタイミングを表わすタイ
ミング信号３Ｙ３（第３図ｅ）の立上りを微分し
た状態の信号である。従つて、このタイミング信
号３Ｙ３Ｓの発生時においては、遅延フリツプフ
ロツプ７００ａ〜７００ｂから第７表に示す各多
重チヤンネル時間の第３ステートにおけるビツト
信号MD₁〜MD₄、すなわちノートコードN₁〜N₄
が出力されており、また遅延フリツプフロツプ７
０２ａ〜７０２ｄからは遅延フリツプフロツプ７
００ａ〜７００ｄの出力を１ビツトタイム遅延し
た多重チヤンネル時間の第２ステートにおけるビ
ツト信号MD₁〜MD₄、すなわちブロツクコードB₁
〜B₃およびキーオン信号KONが出力されてい
る。この結果、ラツチ回路７０３をタイミング信
号３Ｙ３Ｓによりラツチするとその出力端子
OUT₁〜OUT₈からはノートコードN₁〜N₄、ブロ
ツクコードB₁〜B₃、キーオン信号KONがそれぞ
れ出力される。このようにラツチ回路７０３から
はタイミング信号３Ｙ３Ｓの発生毎に各発音チヤ
ンネルのノートコードN₁〜N₄、ブロツクコード
B₁〜B₃およびキーオン信号KONが順次並列的に
取り出されるものである。 従つて、遅延フリツプフロツプ７００ａ〜７０
０ｄ、７０２ａ〜７０２ｄ、アンドゲート７０１
およびラツチ回路７０３は、多重データMD
（MD₁〜MD₄）として時分割多重化されて送られて
くる同期データおよび各発音チヤンネルのノート
コードN₁〜N₄、ブロツクコードB₁〜B₃、キーオ
ン信号KONを復調する復調回路を構成している
ことになる。 一方、カプラ鍵盤選択スイツチ部７ｆのUK選
択スイツチUCS、LK選択スイツチLCS、PK選択
スイツチPCSの各出力信号は、それぞれ遅延フリ
ツプフロツプ７０４ａ〜７０４ｃにタイミング信
号1.5Y３（第３図ｈ）のタイミングで取込ま
れ、タイミング信号３Ｙ３（第３図ｅ）によつて
出力される。これは、各選択スイツチUCS，
LCS，PCSによつて発生するチヤツタリングの影
響を後続の回路に与えないようにするために行な
われているものである。そして、遅延フリツプフ
ロツプ７０４ａの出力信号は、アンツゲート７０
５において第２図のタイミング信号発生部９から
出力されるタイミング信号UKT（第４図ｅ）と
遅延フリツプフロツプ７０４ｃの出力を反転する
インバータ７０６の出力とのアンド条件が求めら
れ、アンドゲート７０５からはUK選択スイツチ
UCSのオン時に、上鍵盤用の発音チヤンネルの
データ（キーコードUKCおよびキーオン信号
KON）を復調して送出する期間（第８表の第２
〜第８チヤンネル時間）を示すタイミング信号
UKTの発生期間においてのみ“１”となるUK選
択信号UTが出力される。また、遅延フリツプフ
ロツプ７０４ｂの出力信号は、アンドゲート７０
７においてタイミング信号LKT（第４図ｆ）と
インバータ７０６の出力信号とのアンド条件が求
められ、アンドゲート７０７からはLK選択スイ
ツチLCSのオン時に下鍵盤用の発音チヤンネルの
データ（キーコードLKCおよびキーオン信号
KON）を復調して送出する期間（第８表の第９
〜第15チヤンネル時間）を示すタイミング信号
LKTの発生期間においてのみ“１”となるLK選
択信号LTが出力される。アンドゲート７０５お
よび７０７から出力されるUK選択信号UTおよ
びLK選択信号LTはオアゲート７０８を介して
ULK選択信号ULTとして出力される。更に、遅
延フリツプフロツプ７０４ｃの出力信号は、PK
選択スイツチPCSのオン時にPK選択信号PTとし
て出力される。この場合、PK選択信号PTが出力
されると、このPK選択信号PTを反転するインバ
ータ７０６の出力が“０”となるために、アンド
ゲート７０５，７０７は強制的に不動作とされて
ULK選択信号ULTは発生されずPK選択信号PT
を優先している。これは、この実施例において鍵
盤間カプラとしてペタル鍵盤を上鍵盤および下鍵
盤より優先させているためである。 一方、ラツチ回路７０３の出力側には、ノート
コードのビツトN₁，N₂を反転するインバータ７
０９，７１０が設けられており、アンドゲート７
１１はインバータ７０９，７１０の出力（₁，
₂）とラツチ回路７０３から出力されるノート
コードのビツトN₃，N₄とのアンド条件を求める
ことによつて第３表に示す音名Ｃのノートコード
N₄〜N₁（“1100”）を検出してＣノート検出信号
CKを出力する。アンドゲート７１１からＣノー
ト検出信号CKが出力されると、このＣノート検
出信号CKを入力するオアゲート７１２，７１３
の出力が“１”となつて第３表に示すＣ音のノー
トコードN₄〜N₁“1100”が本来のＣ音ノートコ
ードN₄〜N₁“1111”にコード変換される。 尚、インバータ７０９，７１０、アンドゲート
７１１、オアゲート７１２，７１３は第３表に示
すUK，LK，PK用のノートコードN₁〜N₄を第５
表に示すSK用のノートコードSN₁〜SN₄に変換す
るノートコード変換回路を構成していることにな
る。 ラツチ回路７０３から出力されるブロツクコー
ドのビツトB₂，B₃を入力とする排他オアゲート
７１４の出力は、アンドゲート７１５においてオ
アゲート７０８から出力されるULK選択信号
ULTとのアンド条件が求められる。また、排他
オアゲート７１６は、ラツチ回路７０３から出力
されるブロツクコードのビツトB₂とアンドゲー
ト７１５の出力を入力とし、その出力を変換ブロ
ツクコードのビツトB′₂として出力している。な
お、ブロツクコードのビツトB₁はそのまま変換
ブロツクコードのビツトB′₁となる。このような
構成において、ULK選択信号ULTの発生時に、
ブロツクコードB₃〜B₁が“010”となると、排他
オアゲート７１４の出力が“１”となり、これに
伴なつてアンドゲート７１５の出力も“１”とな
る。この結果、排他オアゲート７１６の出力は
“０”となり、変換ブロツクコードB′₂，B′₁は
“00”となる。 また、ブロツクコードB₃〜B₁が例えば“100”
になると、排他オアゲート７１４の出力が“１”
となり、これに伴なつてアンドゲート７１５の出
力も“１”となるが、排他オアゲート７１６の他
方の入力は“０”であるために、排他オアゲート
７１６から出力される変換ブロツクコードのビツ
トB′₂は“１”となる。 従つて変換ブロツクコードB′₂，B′₁は“10”と
なる。このULK選択信号ULTの発生時における
ブロツクコードB₁〜B₃の変換の様子をまとめて
第９表に示す。

【表】 このようにして、ブロツクコードB₁〜B₃が上
鍵盤または下鍵盤用のものである場合には第９表
に示したようなブロツクコードB′₁，B′₂に変更さ
れる。この場合、ブロツクコードB₁〜B₃が第９
表のＢ欄に示す内容のとき（音域Ｃ＃_３〜C₆を
表わすとき）には、第４表に示したソロ鍵盤用の
ブロツクコードSB₁，SB₂と同一内容の変更ブロ
ツクコードB′₁，B′₂に変換される。 また、キーコード変換回路７ａは、PK選択信
号PTが発生してULK選択信号ULTが発生してい
ない時にはアンドゲート７１５の出力が常に
“０”となるためブロツクコードB₁〜B₃の下位２
ビツトB₁3B₂がそのまま変換ブロツクコードB′₁，
B′₂となる。このPK選択信号PTの発生時におけ
るブロツクコードB₁〜B₃の変換の様子を第10表
に示す。

【表】 このようにして、ブロツクコードB₁〜〜B₃が
ペタル鍵盤用のものである場合には第10表に示し
たようなブロツクコードB′₁，B′₂に変換される。
この場合、変換ブロツクコードB′₁，B′₂を第４表
に示したソロ鍵盤用のブロツクコードSB₁，SB₂
と対応させると、ペタル鍵盤のオクターブ音域を
３オクターブ上昇した状態となる。換言すれば、
ペタル鍵盤用のブロツクコードB₁〜B₃の内容
（オクターブ音域を表わす）を３オクターブ上げ
てソロ鍵盤用のブロツクコードSB₁，SB₂に一致
した変更ブロツクコードB′₁，B′₂に変更されたこ
とになる。 尚、排他オアゲート７１４，７１６およびアン
ドゲート７１５は、ブロツクコードB₁〜B₃をソ
ロ鍵盤用のブロツクコードSB₁，SB₂に対応した
ブロツクコードB′₁，B′₂に変換するブロツクコー
ド変換回路を構成していることになる。 以上の説明が発音割当て部４から多重データ
MDとして送られてくる上鍵盤、下鍵盤またはペ
タル鍵盤のキーコードKC、すなわちブロツクコ
ードB₁〜B₃およびノートコードN₁〜N₄をソロ鍵
盤用のブロツクコードSB₁，SB₂およびノートコ
ードSN₁〜SN₄に一致したブロツクコードB₁′，
B₂′およびノートコードN₁′〜N₄′のキーコード
KC′に変換するキーコード変換回路７ａの説明で
ある。 次に、第７図に示す第１最高音検出回路７ｂに
ついて説明する。第１最高音検出回路７ｂは、キ
ーコード変換回路７ａから出力される変換ノート
コードN₁′〜N₄′および変換ブロツクコードB′₁，
B′₂をそれぞれ入力して記憶するレジスタ７１８
ａ〜７１８ｆを有する。この場合、各レジスタ７
１８ａ〜７１８ｆは、入力信号（ノートコード
N′₁〜N′₄およびブロツクコードB₁′，B′₂のいずれ
か）を後述するオアゲート１７９から出力される
書込信号RPによつて取込むアンドゲート７２０
と、アンドゲート７２０の出力を遅延フリツプフ
ロツプ７２１に供給するオアゲート７２２と、遅
延フリツプフロツプ７２１の出力を後述するノア
ゲート７２３から出力される記憶信号MPによつ
て取込み、オアゲート７２２を介して遅延フリツ
プフロツプ７２１に帰還するアンドゲート７２４
とによつて構成されている。そして、遅延フリツ
プフロツプ７２１は、タイミング信号1.5Y３
（第３図ｈ）によつて入力信号の取込を行ない、
タイミング信号3Y３（第３図ｅ）によつて取出
を行なつているために、各レジスタ７１８ａ〜７
１８ｆからは各チヤンネル時間の第３ステート
（第８表）に同期して出力が送出されることにな
る。また、この第１最高音検出回路７ｂは、各レ
ジスタ７１８ａ〜７１８ｆに入力する変換キーコ
ードKC′（N₁′〜N₄′，B₁′，B₂′）をＡ入力とし、
各レジスタ７１８ａ〜７１８ｆの出力をＢ入力と
する比較器７２５を有し、この比較器７２５はＡ
入力がＢ入力よりも大なる場合のみ比較出力CO
を出力するように構成されている。アンドゲート
７２６は比較出力CO、アンドゲート７１１から
出力されるＣノート検出信号CKと変換ブロツク
コードB′₁，B′₂を入力とするオアゲート７１７の
出力、アンドゲート７１５の出力、キーオン信号
KONとのアンド条件を求めてULK選択信号ULT
の発生時における前記書込信号RPをオアゲート
７１９を介して出力する。またアンドゲート７２
７はオアゲート７１７の出力、キーオン信号
KON，PK選択信号PT、タイミング信号t₁のアン
ド条件を求めてPK選択信号PTの発生時における
前記書込信号RPをオアゲート７１９を介して出
力する。ノアゲート７２３はオアゲート７１９の
出力（書込信号RP）、タイミング信号t₁およびイ
ニシアルクリア信号ICを入力しこれら各信号
RP，t₁，ICがすべて“０”であるとき前記記憶
信号MPを出力する。 このように構成された第１最高音検出回路７ｂ
において、各レジスタ７１８ａ〜７１８ｆの内容
は電源投入時に発生されるイニシアルクリア信号
ICによつてクリアされる。また、第１チヤンネ
ル時間に発生されるタイミング信号t₁（第３図
ｄ）が供給される毎にノアゲート７２３から出力
される記憶信号MPが“０”となつて、各レジス
タ７１８ａ〜７１８ｆの各アンドゲート７２４を
不動作にし、遅延フリツプフロツプ７２１の出力
の帰還を阻止して記憶内容をすべてクリアする。 次に、オアゲート７０８からULK選択信号
ULTが発生されている状態の動作を説明する。
ULK選択信号ULTが発生されている状態におい
てはキーコード変換回路７ａから出力される変換
キーコードKC′（ブロツクコードB′₁，B₂′および
変換ノートコードN₁′〜N₄′）は上鍵盤または下鍵
盤のキーコードKC（ブロツクコードB₁〜B₃およ
びノートコードN₁〜N₄）を変換したものである。
この場合、変換キーコードKC′（B₁′，B₂′，N₁′〜
N₄′）の内容はキーコードKC（B₁〜B₃，N₁〜
N₄）が音域C₁〜C₆を表わすものであるため、これ
に対応して音域C₁〜C₆を含んでいる。しかし、
これでは第４表に示すソロ鍵盤の音域C₃〜C₆以
外の音域C₁〜B₂を含むことになり後述するソロ
鍵盤用のキーコードSKCとの比較に際し不都合
が生じる。このため、変換キーコード
KC′（B₁′，B₂′，N₁′〜N₄′）を音域C₃〜C₆の範囲
に限定する必要がある。そして、この限定を行な
うために前述したオアゲート７１７の出力および
アンドゲート７１５の出力が利用される。オアゲ
ート７１７の出力が“１”となるのは、変換ブロ
ツクコードのビツトB₁′またはB₂′、またはＣノー
ト検出信号CKのいずれかが“１”となつたとき
であり、これは第９表および第３表から判るよう
に音域Ｃ#_１〜C₂（B₁′が“１”となる）、Ｃ#_３
〜C₄（B₁′が“１”となる）、Ｃ#_４〜C₅（B₂′が
“１”となる）、およびC₁，C₃（CKが“１”とな
る）の場合である。一方、アンドゲート７１５の
出力が“１”となるのは排他オアゲート７１４の
入力であるブロツクコードのビツトB₂，B₃が
“01”または“10”となつたときであり、これは
音域Ｃ#_２〜C₃、Ｃ#_３〜C₄、Ｃ#_４〜C₅およ
びＣ#_５〜C₆の場合である。このオアゲート７
１７およびアンドゲート７１５の各出力が“１”
となる場合の音域をまとめて第11表に示す。

【表】 従つてオアゲート７１７およびアンドゲート７
１５の出力がともに“１”となるのは音域C₃〜
C₆の場合だけである（第11表において〇で囲ん
だ部分）。このようにして、ソロ鍵盤の音域C₃〜
C₆に一致する変換キーコードKC′（B₁′，B₂′，
N₁′〜N₄′）を検出することができる。 ULK選択信号ULTの発生時における書込信号
RPの発生 この場合の書込信号RPはアンドゲート７２６
より発生される。アンドゲート７２６には前述し
たように比較器７２５の比較出力CO、オアゲー
ト７１７の出力、アンドゲート７１５の出力およ
びキーオン信号KONが入力される。したがつて
アンドゲート７２６は、 キーコード変換回路７ａから出力される変換
キーコードKC′（B₁′，B₂′，N₁′〜N₄′）が音域
C₃〜C₆の範囲であり、 該変換キーコードKC′に変換されたキーコー
ドKCに対応する鍵が現在押鍵されており
（KON＝“１”）、 該変換キーコードKC′がレジスタ７１８ａ〜
７１８ｆに記憶されているキーコードよりも高
い音高である（CO＝“１”）、 の条件が成立したとき書込信号RPを発生してレ
ジスタ７１８ａ〜７１８ｆをクリアする（記憶信
号MPを“０”にする）とともに、上記の新たな
音高の高い変換キーコードKC′を書込む。尚この
場合、書込信号RPが発生しなかつたとき（上記
〜の条件が成立しなかつたとき）は記憶信号
MPが“１”を維持しレジスタ７１８ａ〜７１８
ｆの記憶を保持させる。 このような動作が第２〜第15の各チヤンネル時
間において実行され、そして第15チヤンネル時間
における上記動作の完了時点ではレジスタ７１８
ａ〜７１８ｆに上鍵盤または下鍵盤に関するもの
でかつソロ鍵盤の音域（C₃〜C₆）に対応する変換
キーコードKC′（B₁′，B₂′，N₁′〜N₄′）のうち音
高の最も高いもの（最大値）が記憶されているこ
とになる。この記憶は次の第１チヤンネル時間に
同期してタイミング信号t₁（第４図ｄ）が発生す
るまで保持されタイミング信号t₁の発生に伴いク
リアされる。 レジスタ７１８ａ〜７１８ｆに記憶された最大
値の変換キーコードKC′は第１チヤンネル時間の
立上りに同期して発生されるタイミング信号TIS
（第４図ｃ）によりラツチ回路７２８にラツチさ
れる。 ラツチ回路７２８にラツチされた変換キーコー
ドKC′（ブロツクコードB₁′，B₂′、ノートコード
N₁′〜N₄′）はそれぞれクロツク信号φ_A，φ_B（第
４図ａ，ｂ）で駆動される遅延フリツプフロツプ
７２９ａ〜７２９ｆに入力され第１〜第18チヤン
ネル時間の１周期分遅延されて出力される。 遅延フリツプフロツプ７２９ａ〜７２９ｆの出
力はタイミング信号OT（第２図に示すタイミン
グ信号発生部９から発生される）によつて動作可
能となるアンドゲート７３０ａ〜７３０ｆを介し
てカプラキーコードCKCとして取出され第２最
高音検出回路７ｃに供給される。 PK選択信号PT発生時における書込信号RPの
発生 PK選択スイツチPCSが投入（オン）されてPK
選択信号PTが発生している場合にはアンドゲー
ト７２７が動作して該アンドゲート７２７から書
込信号RPが発生される。アンドゲート７２７に
はPK選択信号PTの他にオアゲート７１７の出
力、キーオン信号KONおよびタイミング信号t₁が
入力される。 タイミング信号t₁（第４図ｄ）は前述したよう
に第１チヤンネル時間に同期して発生される信号
であり、この信号t₁の発生タイミング（すなわち
第１チヤンネル時間）は第８表からも明らかなよ
うにペタル鍵盤のチヤンネルになつており、した
がつてラツチ回路７０３にはペタル鍵盤に関する
キーコードKC（PKC）およびキーオン信号KON
がラツチされる。この結果タイミング信号t₁の発
生時にキーコード変換回路７ａから出力される変
換キーコードKC′（B₁′，B₂′，N₁′〜N₄′）はペタ
ル鍵盤のキーコードKC（B₁〜B₃，N₁〜N₄）を変
換したものとなつている。この場合の変換キーコ
ードKC′のブロツクコードB₁′，B₂′の内容は第９
表に示したとおりであり、このためオアゲート７
１７からは変換キーコードKC′のすべての各内容
に対し出力“１”が送出される。 したがつて、アンドゲート７２７はキーコード
変換回路７ａからペタル鍵盤に関する変換キーコ
ードKC′が出力されたとき、すなわちタイミング
信号t₁の発生時（第１チヤンネル時間）におい
て、キーオン信号KONが“１”であることを条
件に書込信号RP（“１”）を出力する。この結
果、レジスタ７１８ａ〜７１８ｆにはペタル鍵盤
の変換キーコードKC′（B₁′，B₂′，N₁′〜N₄′）が
書込まれる。 すなわち、ペタル鍵盤に関しては発音チヤンネ
ルが１チヤンネルのみであるので、第１最高音検
出回路７ｂは前述したULK選択信号ULTの発生
時のような最高音検出動作はせず、ペタル鍵盤の
変換キーコードKC′が発生したらそれを無条件に
レジスタ７１８ａ〜７１８ｆに書込んでいる。レ
ジスタ７１８ａ〜７１８ｆに書込まれたペタル鍵
盤の変換キーコードKC′は前述した場合と同様に
ラツチ回路７２８、遅延フリツプフロツプ７２９
ａ〜７３０ｆ、アンドゲート７３０ａ〜７３０ｆ
を介してカプラキーコードCKCとして取出され
る。 以上のようにして、第１最高音検出回路７ｂか
らは、ULK選択信号ULTの発生時（UK選択スイ
ツチUCSまたはLK選択スイツチLCSがオンされ
たとき）には上鍵盤または下鍵盤に関するもので
かつソロ鍵盤の音域（C₃〜C₆）に対応する変換キ
ーコードKC′のうち音高の最も高いものがカプラ
キーコードCKCとして出力され、またPK選択信
号PTの発生時（PK選択スイツチPCSがオンされ
たとき）にはペタル鍵盤の変換キーコードKC′が
そのままカプラキーコードCKCとして出力され
る。この場合、カプラキーコードCKC（変換キ
ーコードKC′）の内容は前述したようにソロ鍵盤
のキーコードSKCと全く同一内容となつてい
る。 第２最高音検出回路７ｃ 第８図は第１図に示した第２最高音検出回路７
ｃの具体例を示す回路図である。この第２最高音
検出回路７ｃは、SK押鍵検出回路２ａ（第５
図）から出力されるソロ鍵盤のキーコードSKC
（ブロツクコードSB₁，SB₂とノートコードSN₁〜
SN₄）をクロツク信号φ_A（第４図ａ）で取込み、
クロツク信号φ_B（第４図（ ）ｂ）で取出すこ
とにより、第７図に示す第１最高音検出回路７ｂ
からタイミング信号OTに同期して出力されるカ
プラキーコードCKCとタイミングを合せるため
の遅延フリツプフロツプ７５０ａ〜７５０ｆを有
する。比較器７５１はＡ入力に第７図の第１最高
音検出回路７ｂから供給されるカプラキーコード
CKCとＢ入力に遅延フリツプフロツプ７５０ａ
〜７５０ｆから供給されるソロ鍵盤のキーコード
SKCを比較し、Ａ入力がＢ入力よりも大なる場
合（Ａ＞Ｂ）のみ“１”信号の比較出力COを出
力する。アンドゲート７５３はタイミング信号
OTとオアゲート７５２から出力される比較出力
COとのアンド条件を検出しており、アンドゲー
トゲート７５４はタイミング信号OTとオアゲー
ト７５２から出力される比較出力COを反転する
インバータ７５５の出力とのアンド条件を求めて
いる。従つて、アンドゲート７５３からは、カプ
ラキーコードCKCがキーコードSKCよりも大き
な値（音高が高い）の場合のみタイミング信号
OTに同期して“１”信号が出力され、カプラキ
ーコードCKCがキーコードSKCと等しいかある
いは小さな値（音高が同じまたは低い）の場合に
はアンドゲート７５４からタイミング信号OTに
同期して“１”信号が出力されることになる。ま
た、比較器７５１のＡ，Ｂ入力にそれぞれ供給さ
れるカプラキーコードCKC（ブロツクコード
B₁′，B₂′，ノートコードN₁′〜N₄′）およびソロ鍵
盤のキーコードSKC（ブロツクコードSB₁，
SB₂、ノートコードSN₁〜SN₂）は、各ビツト毎に
設けられた入力選択回路７５６ａ〜７５６ｆのＸ
入力端およびＹ入力端にそれぞれ供給されてい
る。ここで各入力選択回路７５６ａ〜７５６ｆ
（回路７５６ａ，７５６ｆについてのみ詳細を示
す）は、アンドゲート７５３の出力“１”によつ
てＸ入力端の信号を取込むアンドゲート７５７
と、アンドゲート７５４の出力“１”によつてＹ
入力端の信号を取込むアンドゲート７５８と、ア
ンドゲート７５７，７５８の出力を出力端Ｚに送
出するオアゲート７５９とから構成されている。
従つて、各入力選択回路７５６ａ〜７５６ｆはア
ンドゲート７５３の出力が“１”である場合、つ
まりカプラキーコードCKCがソロ鍵盤のキーコ
ードSKCより大の場合にはＸ入力端に供給され
るカプラキーコードCKCをアンドゲート７５７
およびオアゲート７５９を介して出力端Ｚに送出
する。また、アンドゲート７５４の出力が“１”
である場合、つまりキーコードSKCが大の場合
にはＹ入力端に供給されるソロ鍵盤のキーコード
SKCをアンドゲート７５８およびオアゲート７
５９を介して出力端Ｚに送出する。従つて、入力
選択回路７５６ａ〜７５６ｆからは、カプラキー
コードCKCおよびソロ鍵盤のキーコードSKCの
うち、音高の高い方のキーコード（CKCまたは
SKC）がキーコードMKC（ブロツクコード
MB₁，MB₂、ノートコードMN₁〜MN₄）としてタ
イミング信号OTの発生時において出力されるこ
とになる。 なお、以上の説明は第７図に示すキーコード変
換回路７ａからULK選択信号ULTが発生されて
いる場合における最高音検出動作であるが、PK
選択信号PTが発生された場合には、このPK選択
信号PTがオアゲート７５２を介して出力される
ために、アンドゲート７５３はタイミング信号
OTの発生時に常に出力“１”を送出し、これに
よつて入力選択回路７５６ａ〜７５６ｆは常にペ
タル鍵盤の変換キーコードKC′からなるカプラキ
ーコードCKCを選択してキーコードMKCとして
出力する。 キーコードメモリ７ｄ、キーオン検出回路７
ｅ 第９図は第１図に示したキーコードメモリ７ｄ
とキーオン検出回路７ｅの具体例を示す回路図で
ある。キーコードメモリ７ｄは第２最高音検出回
路７ｃから出力されるキーコードMKCのノート
コードMN₁〜MN₄およびブロツクコードMB₁，
MB₂をそれぞれ入力して記憶するメモリ回路７６
０ａ〜７６０ｆを有する。そして、この各メモリ
回路７６０ａ〜７６０ｆ（回路７６０ａ，７６０
ｆについてのみその詳細を図示する。）は入力信
号を取込むアンドゲート７６１と、アンドゲート
７６１を介して入力された信号をオアゲート７６
２を介してクロツク信号φ_A（第４図ａ）で取込
みクロツクφ_B（第４図ｂ）で出力する遅延フリ
ツプフロツプ７６３と、遅延フリツプフロツプ７
６３の出力をオアゲート７６２を介して遅延フリ
ツプフロツプ７６３の入力側に帰還するアンドゲ
ート７６４とからなる１ステージの循環型レジス
タによつて構成されている。また、各メモリ回路
７６０ａ〜７６０ｆには入力信号と遅延フリツプ
フロツプ７６３の出力信号とを比較して両者の不
一致を検出する排他オアゲート７６５が設けられ
ている。以上がキーコードメモリ７ｄの構成であ
る。 次に、キーオン検出回路７ｅは、キーコードメ
モリ７ｄに入力されるキーコードMKCの各ビツ
トMN₁〜MN₄およびMB₁，MB₂を入力し、いずれ
かのビツトに“１”信号が存在している場合をキ
ーコードMKCの到来として“１”信号を出力す
るオアゲート７６７と、各メモリ回路７６０ａ〜
７６０ｆの各排他オアゲート７６５の出力とオア
ゲート７６７の出力を反転するインバータ７６８
の出力とを入力とするノアゲート７６９と、タイ
ミング信号OTの発生毎にノアゲート７６９の出
力を取込み、タイミング信号OTの発生毎に順次
シフトする３ステージのシフトレジスタ７７０
と、電源Ｖ_DDとアース間に抵抗７７１を介して接
続され、かつシフトレジスタ７７０の第１ステー
ジ出力S₁をゲート入力として反転キーオン信号
を出力するトランジスタ７７２と、シフ
トレジスタ７７０の第３ステージ出力S₃をインバ
ータ７７３で反転した信号とオアゲート７６７の
出力信号とを入力とし、その出力信号“１”を各
メモリ回路７６０ａ〜７６０ｆのアンドゲート７
６１に取込信号として供給するアンドゲート７７
４と、アンドゲート７７４の出力信号とイニシア
ルクリア信号ICを入力とし、その出力信号
“１”を各メモリ回路７６０ａ〜７６０ｆのアン
ドゲート７６４に保持用の信号として出力するノ
アゲート７７５とによつて構成されている。ま
た、前記シフトレジスタ７７０はレジスタ７７０
ａ〜７７０ｃが直列接続されて構成されており、
各レジスタ７７０ａ〜７７０ｃはタイミング信号
OTによつて信号を取込むアンドゲート７７６
と、アンドゲート７７６によつて取込まれた信号
をオアゲート７７７を介して入力し、クロツク信
号φ_A（第４図ａ）で取込み、クロツク信号φ_B
（第４図ｂ）で出力する遅延フリツプフロツプ７
７８と、タイミング信号OTとイニシアルクリア
信号ICとを入力とするノアゲート７７９の出力
信号“１”によつて遅延フリツプフロツプ７７８
の出力をオアゲート７７７を介して遅延フリツプ
フロツプ７７８の入力側に帰還するアンドゲート
７８０とから構成されている。 このように構成されたキーコードメモリ７ｄお
よびキーオン信号検出回路７ｅにおいて、第２最
高音検出回路７ｃ（第８図）からキーコード
MKCが出力されない状態においては、キーコー
ドMKCの到来を検出するオアゲート７６７の出
力が“０”となり、これに伴なつてインバータ７
６８の出力が“１”となる。この結果、ノアゲー
ト７６９の出力が“０”となるために、シフトレ
ジスタ７７０はこの“０”信号をタイミング信号
OTの発生毎に順次シフトしていることになり、
これに伴なつてシフトレジスタ７７０の第３ステ
ージの出力S₃を反転するインバータ７７３は
“１”信号を出力し続けている。この状態におい
て、例えば第１０図ａに示す時点Ｔ_Aにおいて回
路７ｃから前述したようにタイミング信号OTの
タイミングでキーコードMKCが出力されると、
キーオン検出回路７ｅのオアゲート７６７からキ
ーコードMKCの到来を示す“１”信号が出力さ
れる。一方、キーコードメモリ７ｄの各メモリ回
路７６０ａ〜７６０ｆの排他オアゲート７６５
は、第２最高音検出回路７ｃから供給される出力
信号（キーコードMKCの各ビツトMN₁〜MN₄，
MB₁，MB₂）と、遅延フリツプフロツプ７６３か
ら出力されている信号とを比較し、これによつて
同一キーコードMKCが所定時間以上連続して供
給されているかを検出する。 この場合においては、キーコードMKCの最初
の到来であるために、各メモリ回路７６０ａ〜７
６０ｆの排他オアゲート７６５のいずれかはその
出力が“１”となる。この結果、ノアゲート７６
９の出力は“０”状態を続けている。 一方、オアゲート７６７から“１”信号が出力
されると、インバータ７７３の出力が前述したよ
うに“１”信号となつているために、アンドゲー
ト７７４はオアゲート７６７の出力が“１”にな
るのと同時に取込信号としての“１”信号をキー
コードメモリ７ｄの各メモリ回路７６０ａ〜７６
０ｆを構成するアンドゲート７６１に供給する。
各アンドゲート７６１は取込信号の供給に伴なつ
て、第２最高音検出回路７ｃから出力されるキー
コードMKCの各ビツトMN₁〜MN₄およびMB₁，
MB₂をそれぞれ取込み、オアゲート７６２を介し
て遅延フリツプフロツプ７６３に供給する。各遅
延フリツプフロツプ７６３は、入力信号をクロツ
ク信号φ_Aのタイミングで取込み、クロツク信号
φ_Bのタイミングで出力することによつて遅延動
作を行なう。この場合、アンドゲート７７４が
“１”信号の取込信号を出力している期間におい
ては、ノアゲート７７５の出力信号が“０”とな
り、これに伴なつて各メモリ回路７６０ａ〜７６
０ｆのアンドゲート７８４は不動作となつて遅延
フリツプフロツプ７６３の出力がその入力側に帰
還するのを阻止しているため、入力キーコード
MKCの各ビツトMN₁〜MN₄，MB₁，MB₂がそれ
ぞれメモリ回路７６０ａ〜７６０ｆの遅延フリツ
プフロツプ７６３に確実に取込まれることにな
る。そして、タイミング信号OTの期間にのみ第
２最高音検出回路７ｃから出力されるキーコード
MKCがタイミング信号OTの期間以後において消
滅すると、キーコードMKCの到来を検出してい
るオアゲート７６７の出力信号が“０”となり、
これに伴なつてアンドゲート７７４から出力され
ていた取込信号が“０”となる。アンドゲート７
７４の出力が“０”になると、ノアゲート７７５
から出力される保持信号が“１”となる。このよ
うにして、ノアゲート７７５から保持信号“１”
が出力されると、各メモリ回路７６０ａ〜７６０
ｆのアンドゲート７６４が動作して遅延フリツプ
フロツプ７６３の出力信号をオアゲート７６２を
介して遅延フリツプフロツプ７６３の入力側に帰
還し、これによつて上述したタイミング信号OT
の発生時にアンドゲート７６１を介して遅延フリ
ツプフロツプ７６３に取込まれた入力信号（キー
コードMKC）が記憶保持される。この場合、各
メモリ回路７６０ａ〜７６０ｆに記憶保持された
キーコードMKCは、第１０図ｂに示すように後
述するキーコード・音高電圧変換回路８ａにおい
て対応する音高の音高電圧KVに変換される。し
かし、この時点においては、後述するようにキー
オン検出回路７ｅからは反転キーオン信号
（“０”）は出力されていないために発音は何ら行
なわれない。 次に、第１０図の時点TBにおいてタイミング
信号OTが発生すると、これに伴なつて第２最高
音検出回路７ｃからキーコードMKCが再び出力
される。すると、オアゲート７６７がキーコード
MKCが到来したことを示す“１”信号を出力す
る。これにより、インバータ７６８の出力信号は
“０”となる。また、各メモリ回路７６０ａ〜７
６０ｆの排他オアゲート７６５は、新たに供給さ
れたキーコードMKCと記憶保持されて遅延フリ
ツプフロツプ７６３から出力されているキーコー
ドMKCとを各ビツト毎に比較し、両者が一致し
ている場合には“０”信号を出力する。各メモリ
回路７６０ａ〜７６０ｆの排他オアゲート７６５
の出力信号がすべて“０”になると、ノアゲート
７６９からシフトレジスタ７７０に出力する信号
が“１”となる。従つて、このノアゲート７６９
の出力信号“１”は、第２最高音検出回路７ｃか
ら供給されるキーコードMKCがタイミング信号
OTの次の周期（すなわち第１０図の時点TB）に
於いても同一内容のものであることを示すものと
なる。また、オアゲート７６７の出力信号が
“１”になると、アンドゲート７７４の出力が
“１”となつて取込信号が出力される。この取込
信号が出力されると、前述した場合と同様に各メ
モリ回路７６０ａ〜７６０ｆのアンドゲート７６
１は、入力キーコードMKCの各ビツトMN₁〜
MN₄，MB₁，MB₂を取込んで遅延フリツプフロツ
プ７６３に供給し、以後は前述したと同様にして
入力キーコードを保持する。 一方、ノアゲート７６９の出力信号が“１”に
なると、タイミング信号OTによつてシフトレジ
スタ７７０の第１ステージを構成するレジスタ７
７０ａのアンドゲート７７６がこの“１”信号を
取込んでオアゲート７７７を介して遅延フリツプ
フロツプ７７８に供給する。この遅延フリツプフ
ロツプ７７８は、タイミング信号φ_Aによつてア
ンドゲート７７６の出力信号を取込み、クロツク
信号φ_Bによつて第１０図ｃに示すように“１”
信号S₁を送出する。この場合、タイミング信号
OTの終了後においては、次のタイミング信号
OTが発生する（第１０図の時点TC）までノア
ゲート７７９から出力される“１”信号によつて
レジスタ７７０ａのアンドゲート７８０が動作し
て遅延フリツプフロツプ７７８の出力信号を遅延
フリツプフロツプ７７８の入力側に帰還するため
に、上記“１”信号は遅延フリツプフロツプ７７
８、アンドゲート７８０、オアゲート７７７を介
して循環して記憶保持される。シフトレジスタ７
７０の第２ステージを構成するレジスタ７７０ｂ
は、第１ステージのレジスタ７７０ａの出力信号
S₁を次のタイミング信号OTのタイミング（第１
０図の時点TC）で取込んで保持するためにその
出力信号S₂は第１ステージの出力発生時（第１０
図ｃ）からタイミング信号OTの１周期に相当す
る時間τだけ遅れて第１０図ｄに示すように発生
する。また、シフトレジスタ７７０の第３ステー
ジを構成するレジスタ７７０ｃは、更に次のタイ
ミング信号OTのタイミング（第１０図の時点
TD）で第２ステージの出力信号S₂を取込んで保
持するために、その出力信号S₃は第２段目の出力
発生時（第１０図ｄ）からタイミング信号OTの
１周期に相当する時間τだけ遅れて第１０図ｅに
示すように発生する。そして、第１ステージを構
成するレジスタ７７０ａの出力信号S₁は、トラン
ジスタ７７２のゲートに供給されてトランジスタ
７７２がオンされ、これに伴なつて第１０図ｆに
示すように反転キーオン信号が“０”と
なる。この反転キーオン信号は第１図に
示す第２楽音信号発生部８のEG８ｅ，８ｆに供
給されてエンベロープ制御波形EW₁，EW₂の発
生動作を開始させ、これによつて楽音信号を発生
させる。 以上の説明は、第２最高音検出回路７ｃからキ
ーコードMKCが送出されていない状態からある
キーコードMKCの送出に切替つた場合における
キーコードメモリ７ｄおよびキーオン検出回路７
ｅの動作であり、キーオン検出回路７ｅは第２最
高音検出回路７ｃから、タイミング信号OTの発
生毎に供給されるキーコードMKCがタイミング
信号OTの１周期以上にわたつて同一内容である
ことを検出してキーコードメモリ７ｄに入力され
た信号が雑音信号ではなくて正規のキーコード
MKCであることを確認する。このキーコード
MKCの確認信号はノアゲート７６９から“１”
信号として出力されており、キーオン検出回路７
ｅはこのノアゲート７６９の出力信号とタイミン
グ信号OTの周期でシフトするシフトレジスタ７
７０に供給してシフトする。そして、このシフト
レジスタ７７０の第１ステージ出力S₁に対応して
反転キーオン信号を出力する。 従つて、キーオン検出回路７ｅは、第２最高音
検出回路７ｃからキーコードMKCが供給されて
からタイミング信号OTの略１周期後に反転キー
オン信号（“０”）を出力することになる。 次に、ソロ鍵盤および上鍵盤または下鍵盤また
はペタル鍵盤において全ての鍵が離鍵され、第１
０図に示す時点TE以降におけるタイミング信号
OTのタイミングで第２最高音検出回路７ｃから
キーコードMKCが全て出力されなくなつた場合
を説明する。第１０図の時点TEにおいてキーコ
ードメモリ７ｄにはキーコードMKCが入力され
ないのでオアゲート７６７の出力は“０”となつ
たままでありインバータ７６８の出力は“１”と
なつたままである。したがつて、アンドゲート７
７４の出力は“０”のままで、各メモリ回路７６
０ａ〜７６０ｆの取込用アンドゲート７６１は動
作しない。一方、各メモリ回路７６０ａ〜７６０
ｆの保持用アンドゲート７６４はノアゲート７７
５の出力が“１”であるため動作しており遅延フ
リツプフロツプ７６３の出力を入力側に帰還して
その記憶を維持する。これによりキーコードメモ
リ７ｄから出力される記憶キーコードMKCは鍵
が全て離鍵されても何ら変更されず元のままであ
り、キーコード・音高電圧変換回路８ａから出力
される音高電圧KVもそのままである。 一方、時点TEにおいて上述したようにインバ
ータ７６８の出力は“１”となつているためノア
ゲート７６９の出力は“０”である。このためタ
イミング信号OTが発生してもシフトレジスタ７
７０の第１ステージのレジスタ７７０ａには
“１”信号は入力されず、またレジスタ７７０ａ
はタイミング信号OTの発生時にその記憶がクリ
アされる（保持用アンドゲート７８０が不動作と
なる）ので、レジスタ７７０の出力S₁は第１０図
ｃに示すようにこの時点TE直後に“０”とな
る。これによりトランジスタ７７２はオフし反転
キーオン信号が“１”となつて第２楽音
信号発生部８における楽音信号の発生はリリース
動作に移行する。 尚、この場合、キーコードメモリ７ｄにおいて
は離鍵後もキーコードMKCを記憶しているので
発生楽音のリリース部分において音高が変わるよ
うなことはない。 次に、第１１図ａに示すように、時点TFに於
いて第２最高音検出回路７ｃからタイミング信号
OTのタイミングで出力されるキーコードMKCが
他の音高を表わすキーコードMKCに変化する
と、例えば第２最高音検出回路７ｃから更に高音
のキーコードMKC′が出力されると、前述したと
同様にキーコードメモリ７ｄに記憶保持されてい
るキーコードMKCと新たなキーコードMKC′が
比較される。この場合、両者は不一致であるので
ノアゲート７６９から“０”信号が出力される。
このノアゲート７６９の出力信号“０”は、シフ
トレジスタ７７０に取込まれて第１ステージの出
力信号S₁は第１１図ｃに示すように時点TF直後
に“０”となる。この結果、シフトレジスタ７７
０の第１ステージ出力S₁をゲート入力とするトラ
ンジスタ７７２の出力側から送出される反転キー
オン信号は“１”となり、これに伴なつ
て第２楽音信号発生部８のEG８ｅ，８ｆがリリ
ースのためのエンベロープ制御波形EW₁，EW₂
を送出して発生楽音信号を除々に小さくする。こ
の場合、時点TF（キーコードMKCの変更時）に
おいてはシフトレジスタ７７０の第３ステージ出
力S₃が第１１図ｅに示すように“１”であるため
に、インバータ７７３の出力は“０”となつてア
ンドゲート７７４から取込信号が送出されるのを
阻止しているために、キーコードメモリ７ｄには
先のキーコードMKCが保持し続けられている。
一方、シフトレジスタ７７０の第１ステージの出
力信号S₁（“０”第１１図ｃ）は次のタイミング
信号OTのタイミング（時点TG）で第２ステー
ジのレジスタ７７０ｂにシフトされてその出力信
号S₂は第１１図ｄに示すように時点TG直後に
“０”になる。また、第２ステージのレジスタ７
７０ｂの出力信号S₂は、更に次のタイミング信号
OTのタイミング（時点TH）において、第３ス
テージのレジスタ７７０ｃにシフトされてその出
力信号S₃は第１１図ｅに示すように時点TH直後
に“０”となる。このようにして、第２最高音検
出回路７ｃから出力されるキーコードMKCが変
更されると、タイミング信号OTの３周期目にシ
フトレジスタ７７０の出力信号S₃が第１１図ｅに
示すように“０”となる。この結果、インバータ
７７３の出力が“１”となつて次のタイミング信
号OTのタイミング（時点TI）に於いてアンドゲ
ート７７４からキーコードメモリ７ｄに取込信号
を送出させる。従つて、キーコードメモリ７ｄに
はキーコードMKCの変更時からタイミング信号
OTの４周期目（時点TI）に始めて変更された新
たなキーコードMKCが記憶保持され、この記憶
保持されたキーコードMKC′を対応する音高電圧
に変換するキーコード・音高電圧変換回路８ａか
らは、第１１図ｂに示すように時点TIで音高電
圧KV′が出力される。また、キーコードMKC′が
キーコードメモリ７ｄに記憶保持されると、次の
タイミング信号OTのタイミング（時点TJ）にお
いて第２最高音検出回路７ｃから出力されるキー
コードMKC′と該記憶キーコードMKC′とが比較
されて一致するために、この時点においてノアゲ
ート７６９の出力が“１”となり、この“１”信
号が時点TJのタイミング信号OTの発生に同期し
てシフトレジスタ７７０に取込まれ、その第１ス
テージ出力S₁は第１１図ｃに示すように時点TJ
直後に“１”となる。第１ステージ出力S₁が
“１”になると、トランジスタ７７２から反転キ
ーオン信号（“０”）が出力されて第２楽
音信号発生部８からキーコードメモリ７ｄの出力
キーコードMKC′に対応した音高の楽音信号が発
生される。従つて、第２最高音検出回路７ｃから
出力されるキーコードMKCが変更された場合に
は反転キーオン信号が瞬時に“１”とな
り、タイミング信号OTの５周期目から反転キー
オン信号が再び“０”となり、変更され
たキーコードMKC′に対応した楽音信号が発生さ
れることになる。このように、第２最高音検出回
路７ｃから出力されるキーコードMKCが変更さ
れた場合に反転キーオン信号（“０”）の
発生をタイミング信号OTの４周期間（時点TF
からTJ）にわたつて阻止する理由は、第２楽音
信号発生部８において、変更後のキーコード
MKC′に対応した楽音信号の発生に際して、始め
（アタツク部分）からエンベロープを付与するた
めにEG８ｅ，８ｆをリセツトする必要があり、
このEG８ｅ，８ｆのリセツト期間としてタイミ
ング信号OTの４周期間が必要となるためであ
る。 キーコード・音高電圧変換回路８ａ 第１２図は第１図に示したキーコード・音高電
圧変換回路８ａの具体例を示す回路図であつて、
キーコードメモリ７ｄ（第９図）から出力される
キーコードMKCのうち、ノートコードMN₁〜
MN₄のビツトMN₁〜MN₃はデコーダ８０１に於い
て10進数に変換されて対応する出力端から“１”
信号が出力されるが、このデコーダ８０１におい
ては“000”の入力信号と“111”の入力信号の両
方を10進数の「７」に変換する。また、ノートコ
ードMN₁〜MN₄のビツトMN₄とブロツクコード
MB₁，MB₂はデコーダ８０２に入力されて10進数
に変換されるが、このデコーダ８０２においては
“000”の入力信号と“001”の入力信号の両方を
10進数の「１」として変換する。デコーダ８０
１，８０２の各出力端には、ソース電極がデコー
ダ８０１，８０２毎に共通接続したトランジスタ
８０３ａ〜８０３ｆおよび８０４ａ〜８０４ｇの
各ゲート電極がそれぞれ接続されている。そし
て、トランジスタ８０４ａ〜８０４ｇの各ドレイ
ン電極は、電極Ｖ_DDを分圧抵抗ｒとＲとRoとで
分圧するように構成された第１分圧回路８０５の
各分圧点Ａ〜Ｇにそれぞれ接続されている。 またトランジスタ８０３ａ〜８０３ｆの各ドレ
イン電極は上記第１分圧回路８０５から出力され
る分圧電位を分圧抵抗r′とR′とRo′とで分圧する
ように構成された第２分圧回路８０６の各分圧点
ａ〜ｆにそれぞれ接続されている。そして、デコ
ーダ８０２の出力に対応してオンとなるトランジ
スタ（８０４ａ〜８０４ｇのいずれか）を介して
取出された分圧点（Ａ〜Ｇのいずれか）の分圧点
電位は、第２分圧回路８０６において分圧抵抗
r′とR′とRo′とによつて更に分圧され、各分圧点
ａ〜ｆの分圧電位はそれぞれトランジスタ８０３
ａ〜８０３ｆを介して音高電圧KVとして出力さ
れる。この場合、第１分圧回路８０５の各分圧点
電位Ａ〜Ｇは第６図に示したブロツクＵ６ｂ〜Ｕ
３ｂにそれぞれ対応しており、また第２分圧回路
８０６の各分圧点ａ〜ｆは第６図に示したノート
（Ｇ，Ｃ#），（Ｇ#，Ｄ），（Ａ，Ｄ#），（Ａ#，
Ｅ），（Ｂ，Ｆ），（Ｃ，Ｆ#）にそれぞれ対応して
いる。従つて、例えばＵ４ｂブロツクのＡ#ノー
トを表わすキーコードMKCが供給されると、デ
コーダ８０２の入力端にはMSB側から“011”の
信号が供給され、またデコーダ８０１の入力端に
はMSB側から“101”の信号が供給される。従つ
て、デコーダ８０２は出力端３のみから“１”信
号を出力し、デコーダ８０１は出力端５のみから
“１”信号を出力する。この結果、各デコーダ８
０１，８０２の出力端にそれぞれ接続されたトラ
ンジスタ８０２ａ〜８０２ｆおよび８０４ａ〜８
０４ｇの内で、“１”信号が力されている端子に
接続されたトランジスタ８０３ｃとトランジスタ
８０４ｅのみがオンとなる。この結果、第１分圧
回路８０５のＥ点電位がトランジスタ８０４ｅを
介して出力されることになる。そして、このＥ点
電位は第２分圧回路８０６において更に分圧さ
れ、そのＣ点電位がトランジスタ８０３ｃを介し
て音高Ａ#_４に対応した音高電圧KVとして出力
される。 なお、キーコード・音高電圧変換回路８ａのデ
コーダ８０１，８０２は入力信号がオール“０”
の場合においても10進数の「７」および「１」の
出力端に“１”信号をそれぞれ出力するように構
成したが、これはポルタメント演奏の開始時に定
められた音高からポルタメント動作を行なわせる
ようにしたものである。 尚、上記実施例では、カプラ鍵盤選択スイツチ
部７ｆにおいてPK選択スイツチPCSが投入され
た場合にはペタル鍵盤のキーコードPKCを無条
件にキーコードMKCとして第２楽音信号発生部
８に供給するようにしたが、これはペタル鍵盤に
限らず他の鍵盤であつてもよい。また、最高音検
出部７（第１最高音検出回路７ｂ、第２最高音検
出回路７ｃ）の代わりに最低音検出部を用いるよ
うにしてもよい。この場合には、各検出回路７
ｂ，７ｃにおける比較器７２５（第７図）、７５
１（第８図）を、そのＡ入力がＢ入力より小さな
場合（Ａ＜Ｂ）に比較出力COを発生するよう構
成すればよい。 Ｄ この発明による効果 以上説明したように、この発明による電子楽器
は、第１、第２および第３の鍵盤部と、第１およ
び第２の鍵盤部に対応した第１の楽音信号発生手
段と、第３の鍵盤部に対応した第２の楽音信号発
生手段とを備えた電子楽器において、上記第１お
よび第２の鍵盤部のいずれかを選択する選択手段
を有し、上記第１、第２および第３の鍵盤部の押
下鍵に対応して出力される鍵情報を入力し、上記
選択手段が上記第１の鍵盤部を選択しているとき
は上記第１および第３の鍵盤部の押下鍵に対応し
た鍵情報の中から所定の単一の鍵情報を選択し、
該選択手段が上記第２の鍵盤部を選択していると
きは上記第２の鍵盤部の押下鍵に対応した鍵情報
を選択してそれぞれ上記第２の楽音信号発生手段
に供給する選択供給手段を設けたことにより、鍵
盤間カプラの条件変更を上記第１および第３の鍵
盤の押鍵態様を変えるのみで容易に行なうことが
できるとともに、上記第２の鍵盤における押下鍵
の音を上記第１および第３の鍵盤とは無関係に上
記楽音信号発生部から連続的に発生させることも
でき、これにより電子楽器の演奏態様が著しく向
上する。

【図面の簡単な説明】

第１図はこの発明による電子楽器の一実施例を
示す全体構成図、第２図は第１図に示したタイミ
ング信号発生部の一例を示す詳細回路図、第３
図、第４図は第２図に示したタイミング信号発生
部の各部動作波形図、第５図は第１図に示した
SK押鍵検出回路２ａの一例を示す詳細回路図、
第６図は第１図に示したSK鍵盤に設けられてい
るキースイツチの接続例を示す回路図、第７図は
第１図に示したキーコード変換回路７ａおよび第
１最高音検出回路７ｂの一例を示す詳細回路図、
第８図は第１図に示した第２最高音検出回路の一
例を示す詳細回路図、第９図は第１図に示したキ
ーコードメモリ７ｄおよびキーオン検出回路７ｅ
の一例を示す詳細回路図、第１０、第１１図は、
第９図に示したキーオン検出回路の動作を説明す
るための波形図、第１２図は第１図に示したキー
コード・音高電圧変換回路の一例を示す詳細回路
図である。 １ａ…ソロ鍵盤、１ｂ…上鍵盤、１ｃ…下鍵
盤、１ｄ…ペタル鍵盤、２ａ〜２ｄ…SK，UK，
LK，PK押鍵検出回路、３…キーコード加工部、
４…発音割当て部、５…ミキシング抵抗、６…第
１楽音信号発生部、７…最高音検出部、７ａ…キ
ーコード変換回路、７ｂ…第１最高音検出回路、
７ｃ…第２最高音検出回路、７ｄ…キーコードメ
モリ、７ｅ…キーオン検出回路、７ｆ…カプラ鍵
盤選択スイツチ部、８…第２楽音信号発生部、８
ａ…キーコード・音高電圧変換部、８ｂ…
VCO、８ｃ…VCF、８ｄ…VCA、８ｅ，８ｆ…
EG、９…タイミング信号発生部。

Claims (1)

1. 【特許請求の範囲】 １ 第１、第２および第３の鍵盤部と、 上記第１および第２の鍵盤部に対応して設けら
   れ、該第１および第２の鍵盤部の押下鍵に対応し
   て供給される鍵情報に基づき楽音信号を発生する
   第１の楽音信号発生手段と、 上記第３の鍵盤部に対応して設けられ、供給さ
   れる鍵情報に基づき楽音信号を発生する第２の楽
   音信号発生手段と を備えた電子楽器において、 上記第１および第２の鍵盤部のいずれかを選択
   する選択手段を有し、上記第１、第２および第３
   の鍵盤部の押下鍵に対応して出力される鍵情報を
   入力し、上記選択手段が上記第１の鍵盤部を選択
   しているときは上記第１および第３の鍵盤部の押
   下鍵に対応した鍵情報の中から所定の単一の鍵情
   報を選択し、該選択手段が上記第２の鍵盤部を選
   択しているときは上記第２の鍵盤部の押下鍵に対
   応した鍵情報を選択してそれぞれ上記第２の楽音
   信号発生手段に供給する選択供給手段 を設けたことを特徴とする電子楽器。