JPS6215877B2 - - Google Patents
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- JPS6215877B2 JPS6215877B2 JP54008870A JP887079A JPS6215877B2 JP S6215877 B2 JPS6215877 B2 JP S6215877B2 JP 54008870 A JP54008870 A JP 54008870A JP 887079 A JP887079 A JP 887079A JP S6215877 B2 JPS6215877 B2 JP S6215877B2
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- Electrophonic Musical Instruments (AREA)
Description
この発明は電子楽器に関し、特に上鍵盤，下鍵
盤，ペタル鍵盤およびソロ鍵盤等の複数の鍵盤を
備えた電子楽器において、複数の鍵盤における各
押下鍵のうち所定の優先順位に従つて１つの押下
鍵を選択して発音するようにした電子楽器に関す
るものである。 Ａ 従来技術とその欠点 電子オルガンにおいては、上鍵盤，下鍵盤およ
びペタル鍵盤からなる主鍵盤部と、この主鍵盤部
の各押下鍵に関連した楽音信号を発生する主楽音
信号発生部の外に、ソロ演奏用のソロ鍵盤および
このソロ鍵盤の押下鍵に関連した楽音信号を発生
するソロ楽音信号発生部を更に備えたいわゆる４
段鍵盤構成のものがある。この種の電子オルガン
にあつては、ソロ楽音信号発生部を主楽音信号発
生部に関係なくソロ演奏に適した音色に設定する
ことができ、これによつて演奏中における主演奏
とソロ演奏間の移行を容易にするとともに、主演
奏とソロ演奏の合奏をも行なえるものである。 ところで、鍵盤間カプラの１態様として上鍵盤
または下鍵盤（またはペタル鍵盤）を用いてソロ
演奏を行なえるようにすることが考えられる。こ
の鍵盤間カプラはソロ楽音信号発生部にソロ鍵盤
における押下鍵の鍵情報を供給する代わりに上鍵
盤または下鍵盤（またはペタル鍵盤）における押
下鍵の鍵情報を供給することにより実現される。
この場合、どの鍵盤の鍵情報をソロ楽音信号発生
部に供給するかはカプラ鍵盤選択スイツチにより
適宜選択される。例えば、カプラ鍵盤選択スイツ
チをソロ鍵盤にセツトした状態では、ソロ鍵盤で
メロデイを演奏し、一方、上鍵盤または下鍵盤で
バツクコーラスを演奏することができ、ソロ鍵盤
によるソロ演奏と上鍵盤または下鍵盤による演奏
との合奏が行なえる。また、カプラ鍵盤選択スイ
ツチを上鍵盤にセツトした状態では、下鍵盤で伴
奏を行ない上鍵盤でメロデイを演奏する場合に、
上鍵盤で演奏するメロデイをソロ演奏の楽音とし
て発音させてひき立たせることができる。更に、
カプラ鍵盤選択スイツチを下鍵盤にセツトした状
態では、下鍵盤によるコード演奏をカウンタメロ
デイ的に発音することができる。 しかしながら、上述した電子楽器における鍵盤
間カプラは、カプラ鍵盤選択スイツチによつて選
択された鍵盤の鍵情報をただ単にソロ楽音信号発
生部に供給しているのみであるために、鍵盤間カ
プラの条件変更（ソロ楽音信号発生部をどの鍵盤
に対応させるかの変更）に際しては、その都度カ
プラ鍵盤選択スイツチを操作しなければならず、
従つて演奏途中における鍵盤間カプラの条件変更
が極めて困難なものとなつてしまう。 Ｂ この発明の目的と概要説明 この発明は、上述した従来の欠点に鑑みてなさ
れたもので、その目的とするところは、鍵盤間カ
プラの条件変更を上述したカプラ鍵盤選択スイツ
チを操作することなく鍵盤部の押鍵態様に応じて
自動的に行なえるようにした電子楽器を提供する
ことである。このため、この発明においては、第
１の鍵盤部の押下鍵と第２の鍵盤部の押下鍵の中
から所定の順位に従つて１つの押下鍵を選択し、
この選択した押下鍵に対応した鍵情報を第２の鍵
盤部に対応して設けられた第２の楽音信号発生手
段に供給することにより、鍵盤間カプラの条件変
更に伴なう操作を自動化したものである。勿論、
この発明においても鍵盤間カプラの基本的条件
は、カプラ鍵盤選択スイツチにより設定し得るも
のである。 以下、図面を用いて本発明による電子楽器を詳
細に説明する。 Ｃ この発明の実施例 (1) 構成説明 第１図はこの発明による電子楽器の一実施例を
示すブロツク図であつて、大別すると第２の鍵盤
部（ソロ鍵盤（SK）１ａ）、第１の鍵盤部（上鍵
盤（UK）１ｂ、下鍵盤（LK）１ｃおよびペダル
鍵盤（PK）１ｄ）の各種にそれぞれ対応して設
けられたキースイツチのうち、押鍵によつて動作
（メーク接点の場合は閉成動作、ブレーク接点の
場合は開動作）したキースイツチを各鍵盤別に検
出し、検出したキースイツチを表わすコード化し
た鍵情報（以下キーコードと称す）SKC，
UKC，LKC，PKCをそれぞれ出力する押鍵検出
回路２ａ〜２ｄ（以下回路２ａ〜２ｄをそれぞれ
SK押鍵検出回路、UK押鍵検出回路、LK押鍵検
出回路、PK押鍵検出回路と称す）と、PK押鍵検
出回路２ｄから出力されるキーコードPKCを選
択されたベースパターンに対応して適宜加工する
ことによりウオーキングベース音を発生させるた
めのキーコードを出力するキーコード加工部３
と、UKおよびLK押鍵検出回路２ｂ，２ｃから出
力されるキーコードUKC，LKCおよびキーコー
ド加工部３から出力されるキーコードPKCを入
力し、これらキーコードUKC，LKC，PKCを同
時発音可能な複数の発音チヤンネル（この実施例
では18チヤンネル）のうち、いずれかの発音チヤ
ンネルに割当てる動作を実行する発音割当て部４
と、発音割当て部４から各発音チヤンネルに割当
て処理されて出力されるキーコードKC（UKC，
LKC，PKC）を入力し、各発音チヤンネル毎に
当該発音チヤンネルに割当てられたキーコード
KCに対応する音高の楽音信号を発生する上鍵
盤、下鍵盤およびペタル鍵盤用の第１楽音信号発
生部６と、SK押鍵検出回路２ａから出力される
キーコードSKCと発音割当て部４から出力され
るキーコードKCとを入力し、両キーコードSKC
およびKCの中で最も高い音高（最高音）を表わ
すキーコードを最高音のキーコードMKCとして
出力する選択供給手段としての最高音検出部７
と、最高音検出部７から出力される最高音のキー
コードMKCを入力してこのキーコードMKCに対
応した音高の楽音信号を発生するソロ演奏用の第
２楽音信号発生部８と、第１楽音信号発生部６お
よび第２楽音信号発生部８から発生される楽音信
号をミキシングして図示しないサウンドシステム
に供給するミキシング抵抗５と、押鍵検出回路２
ａ〜２ｄ、発音割当て部４、第１、第２楽音信号
発生部６，８および最高音検出部７に対し各種タ
イミング信号を供給するタイミング信号発生部９
とから構成されている。 そして、ソロ鍵盤１ａ、上鍵盤１ｂ、下鍵盤１
ｃ、ペタル鍵盤１ｄは第１表に示す音域をそれぞ
れ担当する鍵によつて構成されている。
盤，ペタル鍵盤およびソロ鍵盤等の複数の鍵盤を
備えた電子楽器において、複数の鍵盤における各
押下鍵のうち所定の優先順位に従つて１つの押下
鍵を選択して発音するようにした電子楽器に関す
るものである。 Ａ 従来技術とその欠点 電子オルガンにおいては、上鍵盤，下鍵盤およ
びペタル鍵盤からなる主鍵盤部と、この主鍵盤部
の各押下鍵に関連した楽音信号を発生する主楽音
信号発生部の外に、ソロ演奏用のソロ鍵盤および
このソロ鍵盤の押下鍵に関連した楽音信号を発生
するソロ楽音信号発生部を更に備えたいわゆる４
段鍵盤構成のものがある。この種の電子オルガン
にあつては、ソロ楽音信号発生部を主楽音信号発
生部に関係なくソロ演奏に適した音色に設定する
ことができ、これによつて演奏中における主演奏
とソロ演奏間の移行を容易にするとともに、主演
奏とソロ演奏の合奏をも行なえるものである。 ところで、鍵盤間カプラの１態様として上鍵盤
または下鍵盤（またはペタル鍵盤）を用いてソロ
演奏を行なえるようにすることが考えられる。こ
の鍵盤間カプラはソロ楽音信号発生部にソロ鍵盤
における押下鍵の鍵情報を供給する代わりに上鍵
盤または下鍵盤（またはペタル鍵盤）における押
下鍵の鍵情報を供給することにより実現される。
この場合、どの鍵盤の鍵情報をソロ楽音信号発生
部に供給するかはカプラ鍵盤選択スイツチにより
適宜選択される。例えば、カプラ鍵盤選択スイツ
チをソロ鍵盤にセツトした状態では、ソロ鍵盤で
メロデイを演奏し、一方、上鍵盤または下鍵盤で
バツクコーラスを演奏することができ、ソロ鍵盤
によるソロ演奏と上鍵盤または下鍵盤による演奏
との合奏が行なえる。また、カプラ鍵盤選択スイ
ツチを上鍵盤にセツトした状態では、下鍵盤で伴
奏を行ない上鍵盤でメロデイを演奏する場合に、
上鍵盤で演奏するメロデイをソロ演奏の楽音とし
て発音させてひき立たせることができる。更に、
カプラ鍵盤選択スイツチを下鍵盤にセツトした状
態では、下鍵盤によるコード演奏をカウンタメロ
デイ的に発音することができる。 しかしながら、上述した電子楽器における鍵盤
間カプラは、カプラ鍵盤選択スイツチによつて選
択された鍵盤の鍵情報をただ単にソロ楽音信号発
生部に供給しているのみであるために、鍵盤間カ
プラの条件変更（ソロ楽音信号発生部をどの鍵盤
に対応させるかの変更）に際しては、その都度カ
プラ鍵盤選択スイツチを操作しなければならず、
従つて演奏途中における鍵盤間カプラの条件変更
が極めて困難なものとなつてしまう。 Ｂ この発明の目的と概要説明 この発明は、上述した従来の欠点に鑑みてなさ
れたもので、その目的とするところは、鍵盤間カ
プラの条件変更を上述したカプラ鍵盤選択スイツ
チを操作することなく鍵盤部の押鍵態様に応じて
自動的に行なえるようにした電子楽器を提供する
ことである。このため、この発明においては、第
１の鍵盤部の押下鍵と第２の鍵盤部の押下鍵の中
から所定の順位に従つて１つの押下鍵を選択し、
この選択した押下鍵に対応した鍵情報を第２の鍵
盤部に対応して設けられた第２の楽音信号発生手
段に供給することにより、鍵盤間カプラの条件変
更に伴なう操作を自動化したものである。勿論、
この発明においても鍵盤間カプラの基本的条件
は、カプラ鍵盤選択スイツチにより設定し得るも
のである。 以下、図面を用いて本発明による電子楽器を詳
細に説明する。 Ｃ この発明の実施例 (1) 構成説明 第１図はこの発明による電子楽器の一実施例を
示すブロツク図であつて、大別すると第２の鍵盤
部（ソロ鍵盤（SK）１ａ）、第１の鍵盤部（上鍵
盤（UK）１ｂ、下鍵盤（LK）１ｃおよびペダル
鍵盤（PK）１ｄ）の各種にそれぞれ対応して設
けられたキースイツチのうち、押鍵によつて動作
（メーク接点の場合は閉成動作、ブレーク接点の
場合は開動作）したキースイツチを各鍵盤別に検
出し、検出したキースイツチを表わすコード化し
た鍵情報（以下キーコードと称す）SKC，
UKC，LKC，PKCをそれぞれ出力する押鍵検出
回路２ａ〜２ｄ（以下回路２ａ〜２ｄをそれぞれ
SK押鍵検出回路、UK押鍵検出回路、LK押鍵検
出回路、PK押鍵検出回路と称す）と、PK押鍵検
出回路２ｄから出力されるキーコードPKCを選
択されたベースパターンに対応して適宜加工する
ことによりウオーキングベース音を発生させるた
めのキーコードを出力するキーコード加工部３
と、UKおよびLK押鍵検出回路２ｂ，２ｃから出
力されるキーコードUKC，LKCおよびキーコー
ド加工部３から出力されるキーコードPKCを入
力し、これらキーコードUKC，LKC，PKCを同
時発音可能な複数の発音チヤンネル（この実施例
では18チヤンネル）のうち、いずれかの発音チヤ
ンネルに割当てる動作を実行する発音割当て部４
と、発音割当て部４から各発音チヤンネルに割当
て処理されて出力されるキーコードKC（UKC，
LKC，PKC）を入力し、各発音チヤンネル毎に
当該発音チヤンネルに割当てられたキーコード
KCに対応する音高の楽音信号を発生する上鍵
盤、下鍵盤およびペタル鍵盤用の第１楽音信号発
生部６と、SK押鍵検出回路２ａから出力される
キーコードSKCと発音割当て部４から出力され
るキーコードKCとを入力し、両キーコードSKC
およびKCの中で最も高い音高（最高音）を表わ
すキーコードを最高音のキーコードMKCとして
出力する選択供給手段としての最高音検出部７
と、最高音検出部７から出力される最高音のキー
コードMKCを入力してこのキーコードMKCに対
応した音高の楽音信号を発生するソロ演奏用の第
２楽音信号発生部８と、第１楽音信号発生部６お
よび第２楽音信号発生部８から発生される楽音信
号をミキシングして図示しないサウンドシステム
に供給するミキシング抵抗５と、押鍵検出回路２
ａ〜２ｄ、発音割当て部４、第１、第２楽音信号
発生部６，８および最高音検出部７に対し各種タ
イミング信号を供給するタイミング信号発生部９
とから構成されている。 そして、ソロ鍵盤１ａ、上鍵盤１ｂ、下鍵盤１
ｃ、ペタル鍵盤１ｄは第１表に示す音域をそれぞ
れ担当する鍵によつて構成されている。
【表】
また、SK押鍵検出回路２ａ、PK押鍵検出回路
２ｄは高音優先の単音選択機能を有しており、そ
れぞれソロ鍵盤１ａ、ペタル鍵盤１ｄで同時に複
数の鍵が押鍵された場合には各押下鍵のうち最も
音高の高い鍵に対応したキーコードSKC，PKC
のみを出力するように構成されている。UK押鍵
検出回路２ｂ、LK押鍵検出回路２ｃはそれぞれ
上鍵盤１ｂ、下鍵盤１ｃで押鍵されている鍵に対
応したキーコードUKC，LKCを出力するもの
で、同時に複数の鍵が押鍵された場合には各押下
鍵に対応する複数のキーコードUKC，LKCを出
力するように構成されている。この場合、各押鍵
検出回路２ａ〜２ｄから出力される各キーコード
SKC，UKC，LKC，PKCはそれぞれ押下鍵のオ
クターブ音域を表わすブロツクコードBCと押下
鍵の音名（ノート）を表わすノートコードNCと
によつて構成される。キーコードUKC，LKC，
PKCのブロツクコードBCは３ビツトB3〜B1から
なりその内容とオクターブ音域との関係の一例を
第２表に示す。またノートコードNCは４ビツト
N4〜N1からなりその内容と音名との関係の一例
を第３表に示す。
２ｄは高音優先の単音選択機能を有しており、そ
れぞれソロ鍵盤１ａ、ペタル鍵盤１ｄで同時に複
数の鍵が押鍵された場合には各押下鍵のうち最も
音高の高い鍵に対応したキーコードSKC，PKC
のみを出力するように構成されている。UK押鍵
検出回路２ｂ、LK押鍵検出回路２ｃはそれぞれ
上鍵盤１ｂ、下鍵盤１ｃで押鍵されている鍵に対
応したキーコードUKC，LKCを出力するもの
で、同時に複数の鍵が押鍵された場合には各押下
鍵に対応する複数のキーコードUKC，LKCを出
力するように構成されている。この場合、各押鍵
検出回路２ａ〜２ｄから出力される各キーコード
SKC，UKC，LKC，PKCはそれぞれ押下鍵のオ
クターブ音域を表わすブロツクコードBCと押下
鍵の音名（ノート）を表わすノートコードNCと
によつて構成される。キーコードUKC，LKC，
PKCのブロツクコードBCは３ビツトB3〜B1から
なりその内容とオクターブ音域との関係の一例を
第２表に示す。またノートコードNCは４ビツト
N4〜N1からなりその内容と音名との関係の一例
を第３表に示す。
【表】
【表】
ここで、Ｃ音のノートコードN4〜N1は
“1100”（10進数の12）であるが、楽音発生のため
に実際にＣ音のノートコードN4〜N1が利用され
るときは“1111”（10進数の15）に変換されるよ
うになつている。Ｃ音のノートコードN4〜N1を
最初から“1111”としなかつた理由は、後述する
ようにデータ多重回路４ｂから“1111”という内
容の同期データが発生されるようになつているた
めであり、これとの重複を避けるようにしたため
である。 また、キーコードSKCのブロツクコードSBC
は２ビツトSB2，SB1からなりその内容とオクタ
ーブ音域との関係の一例を第４表に示す。ノート
コードSNCは４ビツトSN4〜SN1からなりその内
容と音名との関係の一例を第５表に示す。
“1100”（10進数の12）であるが、楽音発生のため
に実際にＣ音のノートコードN4〜N1が利用され
るときは“1111”（10進数の15）に変換されるよ
うになつている。Ｃ音のノートコードN4〜N1を
最初から“1111”としなかつた理由は、後述する
ようにデータ多重回路４ｂから“1111”という内
容の同期データが発生されるようになつているた
めであり、これとの重複を避けるようにしたため
である。 また、キーコードSKCのブロツクコードSBC
は２ビツトSB2，SB1からなりその内容とオクタ
ーブ音域との関係の一例を第４表に示す。ノート
コードSNCは４ビツトSN4〜SN1からなりその内
容と音名との関係の一例を第５表に示す。
【表】
【表】
この場合、ソロ鍵盤のＣ音のノートコードSN4
〜SN1は“1111”（10進数の15）になつている。 第２表から明らかなように、キーコード
UKC，LKC，PKCのブロツクコードBC（B3〜
B1）とオクターブ音域との関係は上鍵盤と下鍵盤
とは同じであるが、上、下鍵盤とペタル鍵盤とは
異なつており、同じ値のブロツクコードBC（B3
〜B1）でもその実際のオクターブ音域は上、下鍵
盤とペタル鍵盤とは１オクターブ異なる。また第
２表、第４表から明らかなように、同一のブロツ
クコードBC（B3〜B1）またはSBC（SB2，SB1）が
適用されるオクターブ音域は通常のＣからBa音
の音域ではなくＣ#から高音側のＣ音までの音域
としている。 キーコード加工部３はリズムパターン発生回路
３ａから発生されるベースパターンデータ（デイ
ジタル数値データであり所望のリズムに対応して
変化する）とPK押鍵検出回路２ｄから出力され
るキーコードPKCとをキーコード加工回路３ｂ
で加減算等の演算を行なうことにより、ペタル鍵
盤１ｄで単一の鍵を押鍵するのみでウオーキング
ベース音を発生させるためのキーコードPKCを
出力する。 発音割当て部４は発音割当て回路４ａとデータ
多重回路４ｂとによつて構成される。発音割当て
回路４ａは押鍵検出回路２ｂ〜２ｄから出力され
る各キーコードUKC，LKC，PKCを発音チヤン
ネルのいずれかに割当てる処理を行なうもので、
各チヤンネルに割当てたキーコードKC（UKC，
LKC，PKC）及び割当てたキーよードKCに対応
する鍵のオン・オフ状態を表わすキーオン信号
KONを各チヤンネル毎に第３図ａに示すクロツ
ク信号φ１にしたがつて時分割的に出力する。キ
ーオン信号KONは押鍵中は“１”で、離鍵され
ると“０”になる信号である。 この実施例では、鍵盤別に予め発音チヤンネル
が定められており、発音割当て回路４ａは予め定
められた発音チヤンネルのいずれかに当該鍵盤の
キーコード（UKC，LKC，PKC）を割当てる。
各鍵盤のキーコードUKC，LKC，PKCがそれぞ
れ割当てられる発音チヤンネルの一例を第６表に
示す。
〜SN1は“1111”（10進数の15）になつている。 第２表から明らかなように、キーコード
UKC，LKC，PKCのブロツクコードBC（B3〜
B1）とオクターブ音域との関係は上鍵盤と下鍵盤
とは同じであるが、上、下鍵盤とペタル鍵盤とは
異なつており、同じ値のブロツクコードBC（B3
〜B1）でもその実際のオクターブ音域は上、下鍵
盤とペタル鍵盤とは１オクターブ異なる。また第
２表、第４表から明らかなように、同一のブロツ
クコードBC（B3〜B1）またはSBC（SB2，SB1）が
適用されるオクターブ音域は通常のＣからBa音
の音域ではなくＣ#から高音側のＣ音までの音域
としている。 キーコード加工部３はリズムパターン発生回路
３ａから発生されるベースパターンデータ（デイ
ジタル数値データであり所望のリズムに対応して
変化する）とPK押鍵検出回路２ｄから出力され
るキーコードPKCとをキーコード加工回路３ｂ
で加減算等の演算を行なうことにより、ペタル鍵
盤１ｄで単一の鍵を押鍵するのみでウオーキング
ベース音を発生させるためのキーコードPKCを
出力する。 発音割当て部４は発音割当て回路４ａとデータ
多重回路４ｂとによつて構成される。発音割当て
回路４ａは押鍵検出回路２ｂ〜２ｄから出力され
る各キーコードUKC，LKC，PKCを発音チヤン
ネルのいずれかに割当てる処理を行なうもので、
各チヤンネルに割当てたキーコードKC（UKC，
LKC，PKC）及び割当てたキーよードKCに対応
する鍵のオン・オフ状態を表わすキーオン信号
KONを各チヤンネル毎に第３図ａに示すクロツ
ク信号φ１にしたがつて時分割的に出力する。キ
ーオン信号KONは押鍵中は“１”で、離鍵され
ると“０”になる信号である。 この実施例では、鍵盤別に予め発音チヤンネル
が定められており、発音割当て回路４ａは予め定
められた発音チヤンネルのいずれかに当該鍵盤の
キーコード（UKC，LKC，PKC）を割当てる。
各鍵盤のキーコードUKC，LKC，PKCがそれぞ
れ割当てられる発音チヤンネルの一例を第６表に
示す。
【表】
なお、第12、第15、第18発音チヤンネルは自動
アルペジヨ音符の特殊演奏用のチヤンネルであつ
てキーコードUKC，LKC，PKCは割当てられ
ず、アルペジヨ音用のキーコードが割当てられる
ようになつている。しかしこの点は本発明の要旨
ではないので説明を省略する。 データ多重回路４ｂは発音割当て回路４ａから
出力される各発音チヤンネルのキーコードKC及
びキーオン信号KONを各発音チヤンネル毎にそ
れらのビツト数よりも少ないビツト数のデータ
MD（MD1〜MD4）に多重化して出力する。デー
タ多重回路４ｂは第１〜第18の各発音チヤンネル
のキーコードKC及びキーオン信号KONを第１〜
第18の各多重チヤンネル時間においてそれぞれ多
重化してデータMDとして出力する。 この場合、各多重チヤンネル時間は第７表に示
すように、クロツク信号φ１（第３図ａ）の１周
期を単位ステートとする第１〜第３ステートによ
つて構成されている。従つて、各多重チヤンネル
時間はクロツク信号φ１の３周期分の時間幅を有
することになる。 そして、第１多重チヤンネル時間の第１ステー
トにおいては、第１楽音信号発生部６および最高
音検出部７においてこの多重化されたデータMD
を復調する際に使用する同期データ“1111”を発
生する。また各多重チヤンネル時間の第２ステー
トにおいてキーコードKCのブロツクコードB1〜
B3およびキーオン信号KONをビツトMD1〜MD4
で伝送する。更に各多重チヤンネル時間の第３ス
テートにおいてはキーコードKCのノートコード
N1〜N4をビツトMD1〜MD4で伝送する。 なお、第７表の「鍵盤」の欄に示されている
「UK」は上鍵盤、「LK」は下鍵盤、「PK」はペタ
ル鍵盤のキーコード（UKC，LKC，PKC）がそ
れぞれ専用に割当てられるチヤンネルであること
を示す。
アルペジヨ音符の特殊演奏用のチヤンネルであつ
てキーコードUKC，LKC，PKCは割当てられ
ず、アルペジヨ音用のキーコードが割当てられる
ようになつている。しかしこの点は本発明の要旨
ではないので説明を省略する。 データ多重回路４ｂは発音割当て回路４ａから
出力される各発音チヤンネルのキーコードKC及
びキーオン信号KONを各発音チヤンネル毎にそ
れらのビツト数よりも少ないビツト数のデータ
MD（MD1〜MD4）に多重化して出力する。デー
タ多重回路４ｂは第１〜第18の各発音チヤンネル
のキーコードKC及びキーオン信号KONを第１〜
第18の各多重チヤンネル時間においてそれぞれ多
重化してデータMDとして出力する。 この場合、各多重チヤンネル時間は第７表に示
すように、クロツク信号φ１（第３図ａ）の１周
期を単位ステートとする第１〜第３ステートによ
つて構成されている。従つて、各多重チヤンネル
時間はクロツク信号φ１の３周期分の時間幅を有
することになる。 そして、第１多重チヤンネル時間の第１ステー
トにおいては、第１楽音信号発生部６および最高
音検出部７においてこの多重化されたデータMD
を復調する際に使用する同期データ“1111”を発
生する。また各多重チヤンネル時間の第２ステー
トにおいてキーコードKCのブロツクコードB1〜
B3およびキーオン信号KONをビツトMD1〜MD4
で伝送する。更に各多重チヤンネル時間の第３ス
テートにおいてはキーコードKCのノートコード
N1〜N4をビツトMD1〜MD4で伝送する。 なお、第７表の「鍵盤」の欄に示されている
「UK」は上鍵盤、「LK」は下鍵盤、「PK」はペタ
ル鍵盤のキーコード（UKC，LKC，PKC）がそ
れぞれ専用に割当てられるチヤンネルであること
を示す。
【表】
【表】
第１楽音信号発生部６は、発音割当て部４から
送られてくる多重データMD（MD1〜MD4）を復
調して各発音チヤンネル毎にキーコードKCおよ
びキーオン信号KONを並列化して取り出し、各
発音チヤンネルにおいて当該チヤンネルのキーコ
ードKCおよびキーオン信号KONにもとずいて対
応した音高の楽音信号を発生させ、この発生楽音
信号をミキシング抵抗５を介して図示しないサウ
ンドシステムに供給することにより上鍵盤、下鍵
盤およびペタル鍵盤における押下鍵に対応した楽
音を発生させる。 最高音検出部７はキーコード変換回路７ａ、第
１最高音検出回路７ｂ、第２最高音検出回路７
ｃ、キーコードメモリ７ｄおよびキーオン検出回
路７ｅとから構成されている。キーコード変換回
路７ａは発音割当て部４から多重データMDとし
て出力される各発音チヤンネルのキーコードKC
をカプラ鍵盤選択スイツチ部７ｆの出力に対応し
てコード変換する。カプラ鍵盤選択スイツチ部７
ｆは、鍵盤間カプラとして第２楽音信号発生部８
に結合する鍵盤を上鍵盤、下鍵盤およびペタル鍵
盤のうち、どの鍵盤にするのかを選択するもの
で、上鍵盤を選択するUK選択スイツチUCS、下
鍵盤を選択するLK選択スイツチLCKおよびペタ
ル鍵盤を選択するPK選択スイツチPCSを備えて
いる。この場合、UK選択スイツチUCSまたは
LK選択スイツチLCSがオンされると、キーコー
ド変換回路７ａは発音割当て部４から多重データ
MDとして出力されるキーコードKCの中で上鍵
盤または下鍵盤に関するもので、かつソロ鍵盤の
音域（第１表のC3〜C6）に対応するキーコード
KCを選択するとともに、後述する第２最高音検
出部７ｃにおけるソロ鍵盤用のキーコードSKC
のために、上記選択されたキーコードKCをキー
コードSKCと一致するように変換する。すなわ
ち、キーコードKCを構成する３ビツトのブロツ
クコードB1〜B3（第２表）を第４表に示す２ビ
ツトのブロツクコードSB1，SB2に対応するブロ
ツクコードB1′，B2′に変換し、またノートコード
N1〜N4（第３表）を第５表に示すノートコード
SN1〜SN4に対応するノートコードN1′〜N4′に変
換する。また、キーコード変換回路７ａはPK選
択スイツチPCSがオンされると、発音割当て部４
から多重データMDとして出力されるキーコード
KCのうち、ペタル鍵盤に関するキーコード、す
なわちキーコードPKCのみを優先的に選択し、
かつそのブロツクコードB1〜B3（第２表）を第
４表に示す２ビツトのブロツクコードSB1，SB2
に対応するブロツクコードB1′，B2′に変換すると
ともに、そのノートコードN1〜N4（第３表）を
第５表に示すノートコードSN1〜SN4に対応する
ノートコードN1′〜N4′に変換して出力する。この
場合、キーコードSKCのブロツクコードSB1，
SB2は第４表に示すようにC3〜C6までの音域を担
当しているのに対し、キーコードPKCのブロツ
クコードB1〜B3は第２表に示すようにC0〜C3の
音域を担当しているため、キーコードPKCのブ
ロツクコードB1〜B3を第４表に示すブロツクコ
ードSB1，SB2（B1′，B2′）に変換すると、３オク
ターブシフトしたコードに変換されることになる
が、この場合には後述するように第２楽音信号発
生部８において補正される。 また、このキーコード変換回路７ａは、発音割
当て部４から出力される多重データMDに含まれ
ている前述した同期データ“1111”を検出して同
期信号SYとしてタイミング信号発生部９に供給
することにより、タイミング信号発生部９の動作
を同期させている。 第１最高音検出回路７ｂは、キーコード変換回
路７ａから出力される変換キーコードKC′のう
ち、最も音高の高い鍵に相当するキーコードのみ
をカプラキーコードCKCとして出力するととも
に、PK選択スイツチPCSがオンされている時に
はキーコード変換回路７ａから優先的に出力され
る単一のペタル鍵盤に関する変換キーコード
KC′をそのままカプラキーコードCKCとして出力
する。第２最高音検出回路７ｃは、SK押鍵検出
回路２ａから出力されるキーコードSKCと第１
最高音検出回路７ｂから出力されるカプラキーコ
ードCKCとを比較し、音高の高い方のキーコー
ド（SKCまたはCKC）をキーコードMKCとして
出力する。 キーコードメモリ７ｄは第２最高音検出回路７
ｃから出力されるキーコードMKCを一時記憶し
た後に第２楽音信号発生部８に供給する。キーオ
ン検出回路７ｅはキーコードメモリ７ｄの状態を
検出して反転キーオン信号MKONを出力するも
ので、この回路７ｅはキーコードメモリ７ｄの入
力キーコードMKCと出力キーコードMKCとを比
較し、両者が一致しているときに反転キーオン信
号MKON（“０”）を出力し、一致しないときに
は反転キーオン信号MKONを出力しない
（MKON＝“１”）。この反転キーオン信号MKON
は第２楽音信号発生部８に供給される。 第２楽音信号発生部８は、キーコード音高電圧
変換回路８ａと、電圧制御型可変周波数発振器
（以下VCOと称す）８ｂと、電圧制御型可変フイ
ルタ（以下VCFと称す）８ｃと、電圧制御型可
変増幅器（以下VCAと称す）８ｄと、VCF８ｃ
およびVCA８ｄを制御するエンベロープ制御波
形発生回路（以下EGと称す）８ｅ，８ｆとによ
つて構成されている。 キーコード・音高電圧変換回路８ａは、最高音
検出部７のキーコードメモリ７ｄから出力される
デジタル値のキーコードMKCを対応するアナロ
グ値の音高電圧KVに変換してVCO８ｂに出力す
る。VCO８ｂは、音高電圧KVに対応した周波数
の音源信号を発生してVCF８ｃに供給する。 一方、EG８ｅ，８ｆはキーオン検出回路７ｅ
から出力される反転キーオン信号MKON
（“０”）によつて動作し、これによつてアタツ
ク，デイケイ，サステイン，リリース等のエンベ
ロープ制御波形EW1，EW2を発生してVCF８
ｃ，VCA８ｄに出力する。この結果、VCO８ｂ
から出力された音源信号は、VCF８ｃにおいて
エンベロープ制御波形EW1にしたがつて音色が
付与され、またVCA８ｄにおいてエンベロープ
制御波形EW2にしたがつて振幅エンベロープが
付与される。このようにして音色および振幅エン
ベロープが付与された楽音信号は、ミキシング抵
抗５を介して図示しないサウンドシステムから楽
音として発音される。なお、VCO８ｂはカプラ
鍵盤選択スイツチ部７ｆにおいてPK選択スイツ
チPCSがオンされている場合には、PK選択スイ
ツチPCSの出力信号“１”によつてその発振周波
数が３オクターブ低くなるように制御され、これ
によつて発生楽音の周波数が３オクターブダウン
し、これによりキーコード変換回路７ａにおける
キーコード変換時の３オクターブアツプをもどし
て本来のベース音域（第２表のC0〜C3）にしてい
る。タイミング信号発生部９は、前述した最高音
検出部７から出力される同期信号SYに同期して
作動し、各押鍵検出回路２ａ〜２ｄ、発音割当て
部４、第１楽音信号発生部６、最高音検出部７等
の動作を制御する各種タイミング信号を発生する
もので、この電子楽器における動作の基準となる
部分である。 以上がこの実施例による電子楽器の概略構成説
明であるが、以下において各部の詳細回路を示し
てその動作を説明する。なお、UKおよびLK押鍵
検出回路２ｃ，２ｄは例えば特開昭52―23324号
発明の名称「キーコーダ」に開示されたものを採
用することができ、またキーコード加工部３は例
えば特開昭53―26114・発明の名称「電子楽器」
に開示されたものを採用することができ、更にま
た発音割当て部４（発音割当て回路４ａ、データ
多重回路４ｂ）および第１楽音信号発生部６は例
えば特願昭52―100966号・発明の名称「電子楽
器」に開示されたものを採用することができるの
で以下の詳細説明ではこれらの部分については省
略する。 タイミング信号発生部９ 第２図は第１図に示すタイミング信号発生部９
の要部を示す具体的な回路図であり、この電子楽
器における動作の基準となる各種タイミング信号
を発生する部分である。従つて、まず最初にタイ
ミング信号発生部９を説明する。このタイミング
信号発生部９は、互いに直列接続されて第３図
ａ，ｂに示す互いに逆位相の２相クロツク信号φ
１，φ２によつて動作する遅延フリツプフロツプ
９０１，９０２を有し、遅延フリツプフロツプ９
０１は前述したキーコード変換回路７ａにおいて
第７表に示す多重データMDの第１多重チヤンネ
ル時間の第１ステートに“1111”として送られて
くる同期データを検出して出力される同期信号
SY（第３図ｃ）をオアゲート９０３を介して入
力する。また遅延フリツプフロツプ９０１，９０
２の出力信号は、ノアゲート９０４に入力され、
両出力信号がともに“０”になつたとき“１”が
オアゲート９０３を介して遅延フリツプフロツプ
９０１に入力され、これにより２ビツト構成の循
環型シフトレジスタを構成する。従つて、第３図
ｃに示すようにクロツク信号φ２に同期しかつク
ロツク信号φ２の１周期に相当するパルス幅をも
つ同期信号SYがオアゲート９０３を介して遅延
フリツプフロツプ９０１に入力されると、フリツ
プフロツプ９０１はクロツク信号φ１のタイミン
グでこの同期信号SYを取込み、クロツク信号φ
２のタイミングで出力し、この結果第３図ｄに示
すように同期信号SYを１ビツトタイム（クロツ
ク信号φ１，φ２の１周期）遅延した信号が得ら
れる。この遅延フリツプフロツプ９０１の出力信
号（第３図ｄ）は、遅延フリツプフロツプ９０２
に入力され同様に１ビツトタイム遅延されて出力
される。そして、遅延フリツプフロツプ９０１，
９０２の出力信号が“０”になると、ノアゲート
９０４の出力信号が第３図ｆに示すように“１”
となり、このノアゲート９０４の出力信号
（“１”）がオアゲート９０３を介して再び遅延フ
リツプフロツプ９０１にクロツク信号φ１のタイ
ミングで取込まれて上述した場合と同様の動作を
続ける。従つて、遅延フリツプフロツプ９０２か
らは、同期信号SYに同期してクロツク信号φ１
を３分周した信号（第３図ｅ）が出力されること
になり、この信号がデータ多重回路４ｂから出力
される第７表に示す多重データMDの各多重チヤ
ンネル時間における第３ステートのタイミングを
示すタイミング信号３Ｙ３として出力される。従
つて、このタイミング信号３Ｙ３で多重データ
MDをラツチすることにより、各発音チヤンネル
に割当てられたキーコードKCのノートコードN1
〜N4が取出せることになる。次に、アンドゲー
ト９０５はタイミング信号３Ｙ３（第３図ｅ）と
遅延フリツプフロツプ９０１の出力信号（第３図
ｄ）をインバータ９０６で反転した信号と、クロ
ツク信号φ１のタイミングでオンとなる電界効果
型のトランジスタ９０７を介して供給される遅延
フリツプフロツプ９０１の出力信号とを入力して
いる。この場合、トランジスタ９０７は出力ライ
ンが入力インピーダンスの高いアンドゲート９０
５に接続されているために、クロツク信号φ１の
タイミングにおける入力条件（遅延フリツプフロ
ツプ９０１の出力）を次のクロツク信号φ１が供
給されるまで出力ラインの浮遊容量で保持し続け
る。 従つて、アンドゲート９０５からは第３図ｇに
示すように、第３図ｅに示すタイミング信号３Ｙ
３の立上りからクロツク信号φ１の半周期分だけ
出力信号が“１”となるタイミング信号３Ｙ３Ｓ
（タイミング信号３Ｙ３の立上りを微分した状態
の信号）が出力される。また、ノアゲート９０４
の出力信号（第３図ｆ）は、クロツク信号φ１で
オンとなる電界効果型トランジスタ９０８を介し
て出力されている。この場合、、トランジスタ９
０８の出力ラインは、入力インピーダンスの高い
負荷（ロジツク回路）に接続されているために、
クロツク信号φ１のタイミングにおける入力条件
（ノアゲート９０４の出力）を次のクロツク信号
φ１が供給されるまで出力ラインの浮遊容量で保
持し続ける。従つて、トランジスタ９０８から
は、第３図ｈに示すように、タイミング信号３Ｙ
３（第３図ｅ）をクロツク信号φ１の1.5周期だ
け遅らせたタイミング信号1.5Y３が出力される
ことになる。 一方、同期信号SYは、クロツク信号φ１，φ
２で動作する遅延フリツプフロツプ９０９におい
て、１ビツトタイム（クロツク信号φ１の１周期
分）遅延された後に、オアゲート９１０を介して
前述した発音チヤンネル数と等しい18ステージの
シフトレジスタ９１１に供給される。この場合、
シフトレジスタ９１１は、前記タイミング信号
1.5Y３（第３図ｈ）によつて入力信号を取込
み、タイミング信号３Ｙ３（第３図ｅ）によつて
シフト動作を行なつている。この場合、シフトレ
ジスタ９１１の取込みタイミングであるタイミン
グ信号1.5Y３とその入力信号とのタイミングを
一致させるために、同期信号SYを遅延フリツプ
フロツプ９０９において１ビツトタイム遅延し、
この遅延した同期信号SY′をオアゲート９１０を
介してシフトレジスタ９１１に入力するようにし
ている。シフトレジスタ９１１はタイミング信号
1.5Y３によつて入力信号（SY′）を取込み、タイ
ミング信号３Ｙ３（第３図ｅ）によつて取込まれ
た“１”信号（SY′）を順次シフトする。従つ
て、このシフトレジスタ９１１の各ステージの出
力は第７表で示した第１〜第18多重チヤンネル時
間に対して２ビツトタイム（クロツク信号φ１の
２周期分）だけ遅延された第１〜第18チヤンネル
時間（一つの発音チヤンネルに関するキーコード
KCおよびキーオン信号KONが復調されて送出さ
れている期間を単にチヤンネル時間と称す）をそ
れぞれ表わしていることになる。これを表にする
と第８表に示すようになる。
送られてくる多重データMD（MD1〜MD4）を復
調して各発音チヤンネル毎にキーコードKCおよ
びキーオン信号KONを並列化して取り出し、各
発音チヤンネルにおいて当該チヤンネルのキーコ
ードKCおよびキーオン信号KONにもとずいて対
応した音高の楽音信号を発生させ、この発生楽音
信号をミキシング抵抗５を介して図示しないサウ
ンドシステムに供給することにより上鍵盤、下鍵
盤およびペタル鍵盤における押下鍵に対応した楽
音を発生させる。 最高音検出部７はキーコード変換回路７ａ、第
１最高音検出回路７ｂ、第２最高音検出回路７
ｃ、キーコードメモリ７ｄおよびキーオン検出回
路７ｅとから構成されている。キーコード変換回
路７ａは発音割当て部４から多重データMDとし
て出力される各発音チヤンネルのキーコードKC
をカプラ鍵盤選択スイツチ部７ｆの出力に対応し
てコード変換する。カプラ鍵盤選択スイツチ部７
ｆは、鍵盤間カプラとして第２楽音信号発生部８
に結合する鍵盤を上鍵盤、下鍵盤およびペタル鍵
盤のうち、どの鍵盤にするのかを選択するもの
で、上鍵盤を選択するUK選択スイツチUCS、下
鍵盤を選択するLK選択スイツチLCKおよびペタ
ル鍵盤を選択するPK選択スイツチPCSを備えて
いる。この場合、UK選択スイツチUCSまたは
LK選択スイツチLCSがオンされると、キーコー
ド変換回路７ａは発音割当て部４から多重データ
MDとして出力されるキーコードKCの中で上鍵
盤または下鍵盤に関するもので、かつソロ鍵盤の
音域（第１表のC3〜C6）に対応するキーコード
KCを選択するとともに、後述する第２最高音検
出部７ｃにおけるソロ鍵盤用のキーコードSKC
のために、上記選択されたキーコードKCをキー
コードSKCと一致するように変換する。すなわ
ち、キーコードKCを構成する３ビツトのブロツ
クコードB1〜B3（第２表）を第４表に示す２ビ
ツトのブロツクコードSB1，SB2に対応するブロ
ツクコードB1′，B2′に変換し、またノートコード
N1〜N4（第３表）を第５表に示すノートコード
SN1〜SN4に対応するノートコードN1′〜N4′に変
換する。また、キーコード変換回路７ａはPK選
択スイツチPCSがオンされると、発音割当て部４
から多重データMDとして出力されるキーコード
KCのうち、ペタル鍵盤に関するキーコード、す
なわちキーコードPKCのみを優先的に選択し、
かつそのブロツクコードB1〜B3（第２表）を第
４表に示す２ビツトのブロツクコードSB1，SB2
に対応するブロツクコードB1′，B2′に変換すると
ともに、そのノートコードN1〜N4（第３表）を
第５表に示すノートコードSN1〜SN4に対応する
ノートコードN1′〜N4′に変換して出力する。この
場合、キーコードSKCのブロツクコードSB1，
SB2は第４表に示すようにC3〜C6までの音域を担
当しているのに対し、キーコードPKCのブロツ
クコードB1〜B3は第２表に示すようにC0〜C3の
音域を担当しているため、キーコードPKCのブ
ロツクコードB1〜B3を第４表に示すブロツクコ
ードSB1，SB2（B1′，B2′）に変換すると、３オク
ターブシフトしたコードに変換されることになる
が、この場合には後述するように第２楽音信号発
生部８において補正される。 また、このキーコード変換回路７ａは、発音割
当て部４から出力される多重データMDに含まれ
ている前述した同期データ“1111”を検出して同
期信号SYとしてタイミング信号発生部９に供給
することにより、タイミング信号発生部９の動作
を同期させている。 第１最高音検出回路７ｂは、キーコード変換回
路７ａから出力される変換キーコードKC′のう
ち、最も音高の高い鍵に相当するキーコードのみ
をカプラキーコードCKCとして出力するととも
に、PK選択スイツチPCSがオンされている時に
はキーコード変換回路７ａから優先的に出力され
る単一のペタル鍵盤に関する変換キーコード
KC′をそのままカプラキーコードCKCとして出力
する。第２最高音検出回路７ｃは、SK押鍵検出
回路２ａから出力されるキーコードSKCと第１
最高音検出回路７ｂから出力されるカプラキーコ
ードCKCとを比較し、音高の高い方のキーコー
ド（SKCまたはCKC）をキーコードMKCとして
出力する。 キーコードメモリ７ｄは第２最高音検出回路７
ｃから出力されるキーコードMKCを一時記憶し
た後に第２楽音信号発生部８に供給する。キーオ
ン検出回路７ｅはキーコードメモリ７ｄの状態を
検出して反転キーオン信号MKONを出力するも
ので、この回路７ｅはキーコードメモリ７ｄの入
力キーコードMKCと出力キーコードMKCとを比
較し、両者が一致しているときに反転キーオン信
号MKON（“０”）を出力し、一致しないときに
は反転キーオン信号MKONを出力しない
（MKON＝“１”）。この反転キーオン信号MKON
は第２楽音信号発生部８に供給される。 第２楽音信号発生部８は、キーコード音高電圧
変換回路８ａと、電圧制御型可変周波数発振器
（以下VCOと称す）８ｂと、電圧制御型可変フイ
ルタ（以下VCFと称す）８ｃと、電圧制御型可
変増幅器（以下VCAと称す）８ｄと、VCF８ｃ
およびVCA８ｄを制御するエンベロープ制御波
形発生回路（以下EGと称す）８ｅ，８ｆとによ
つて構成されている。 キーコード・音高電圧変換回路８ａは、最高音
検出部７のキーコードメモリ７ｄから出力される
デジタル値のキーコードMKCを対応するアナロ
グ値の音高電圧KVに変換してVCO８ｂに出力す
る。VCO８ｂは、音高電圧KVに対応した周波数
の音源信号を発生してVCF８ｃに供給する。 一方、EG８ｅ，８ｆはキーオン検出回路７ｅ
から出力される反転キーオン信号MKON
（“０”）によつて動作し、これによつてアタツ
ク，デイケイ，サステイン，リリース等のエンベ
ロープ制御波形EW1，EW2を発生してVCF８
ｃ，VCA８ｄに出力する。この結果、VCO８ｂ
から出力された音源信号は、VCF８ｃにおいて
エンベロープ制御波形EW1にしたがつて音色が
付与され、またVCA８ｄにおいてエンベロープ
制御波形EW2にしたがつて振幅エンベロープが
付与される。このようにして音色および振幅エン
ベロープが付与された楽音信号は、ミキシング抵
抗５を介して図示しないサウンドシステムから楽
音として発音される。なお、VCO８ｂはカプラ
鍵盤選択スイツチ部７ｆにおいてPK選択スイツ
チPCSがオンされている場合には、PK選択スイ
ツチPCSの出力信号“１”によつてその発振周波
数が３オクターブ低くなるように制御され、これ
によつて発生楽音の周波数が３オクターブダウン
し、これによりキーコード変換回路７ａにおける
キーコード変換時の３オクターブアツプをもどし
て本来のベース音域（第２表のC0〜C3）にしてい
る。タイミング信号発生部９は、前述した最高音
検出部７から出力される同期信号SYに同期して
作動し、各押鍵検出回路２ａ〜２ｄ、発音割当て
部４、第１楽音信号発生部６、最高音検出部７等
の動作を制御する各種タイミング信号を発生する
もので、この電子楽器における動作の基準となる
部分である。 以上がこの実施例による電子楽器の概略構成説
明であるが、以下において各部の詳細回路を示し
てその動作を説明する。なお、UKおよびLK押鍵
検出回路２ｃ，２ｄは例えば特開昭52―23324号
発明の名称「キーコーダ」に開示されたものを採
用することができ、またキーコード加工部３は例
えば特開昭53―26114・発明の名称「電子楽器」
に開示されたものを採用することができ、更にま
た発音割当て部４（発音割当て回路４ａ、データ
多重回路４ｂ）および第１楽音信号発生部６は例
えば特願昭52―100966号・発明の名称「電子楽
器」に開示されたものを採用することができるの
で以下の詳細説明ではこれらの部分については省
略する。 タイミング信号発生部９ 第２図は第１図に示すタイミング信号発生部９
の要部を示す具体的な回路図であり、この電子楽
器における動作の基準となる各種タイミング信号
を発生する部分である。従つて、まず最初にタイ
ミング信号発生部９を説明する。このタイミング
信号発生部９は、互いに直列接続されて第３図
ａ，ｂに示す互いに逆位相の２相クロツク信号φ
１，φ２によつて動作する遅延フリツプフロツプ
９０１，９０２を有し、遅延フリツプフロツプ９
０１は前述したキーコード変換回路７ａにおいて
第７表に示す多重データMDの第１多重チヤンネ
ル時間の第１ステートに“1111”として送られて
くる同期データを検出して出力される同期信号
SY（第３図ｃ）をオアゲート９０３を介して入
力する。また遅延フリツプフロツプ９０１，９０
２の出力信号は、ノアゲート９０４に入力され、
両出力信号がともに“０”になつたとき“１”が
オアゲート９０３を介して遅延フリツプフロツプ
９０１に入力され、これにより２ビツト構成の循
環型シフトレジスタを構成する。従つて、第３図
ｃに示すようにクロツク信号φ２に同期しかつク
ロツク信号φ２の１周期に相当するパルス幅をも
つ同期信号SYがオアゲート９０３を介して遅延
フリツプフロツプ９０１に入力されると、フリツ
プフロツプ９０１はクロツク信号φ１のタイミン
グでこの同期信号SYを取込み、クロツク信号φ
２のタイミングで出力し、この結果第３図ｄに示
すように同期信号SYを１ビツトタイム（クロツ
ク信号φ１，φ２の１周期）遅延した信号が得ら
れる。この遅延フリツプフロツプ９０１の出力信
号（第３図ｄ）は、遅延フリツプフロツプ９０２
に入力され同様に１ビツトタイム遅延されて出力
される。そして、遅延フリツプフロツプ９０１，
９０２の出力信号が“０”になると、ノアゲート
９０４の出力信号が第３図ｆに示すように“１”
となり、このノアゲート９０４の出力信号
（“１”）がオアゲート９０３を介して再び遅延フ
リツプフロツプ９０１にクロツク信号φ１のタイ
ミングで取込まれて上述した場合と同様の動作を
続ける。従つて、遅延フリツプフロツプ９０２か
らは、同期信号SYに同期してクロツク信号φ１
を３分周した信号（第３図ｅ）が出力されること
になり、この信号がデータ多重回路４ｂから出力
される第７表に示す多重データMDの各多重チヤ
ンネル時間における第３ステートのタイミングを
示すタイミング信号３Ｙ３として出力される。従
つて、このタイミング信号３Ｙ３で多重データ
MDをラツチすることにより、各発音チヤンネル
に割当てられたキーコードKCのノートコードN1
〜N4が取出せることになる。次に、アンドゲー
ト９０５はタイミング信号３Ｙ３（第３図ｅ）と
遅延フリツプフロツプ９０１の出力信号（第３図
ｄ）をインバータ９０６で反転した信号と、クロ
ツク信号φ１のタイミングでオンとなる電界効果
型のトランジスタ９０７を介して供給される遅延
フリツプフロツプ９０１の出力信号とを入力して
いる。この場合、トランジスタ９０７は出力ライ
ンが入力インピーダンスの高いアンドゲート９０
５に接続されているために、クロツク信号φ１の
タイミングにおける入力条件（遅延フリツプフロ
ツプ９０１の出力）を次のクロツク信号φ１が供
給されるまで出力ラインの浮遊容量で保持し続け
る。 従つて、アンドゲート９０５からは第３図ｇに
示すように、第３図ｅに示すタイミング信号３Ｙ
３の立上りからクロツク信号φ１の半周期分だけ
出力信号が“１”となるタイミング信号３Ｙ３Ｓ
（タイミング信号３Ｙ３の立上りを微分した状態
の信号）が出力される。また、ノアゲート９０４
の出力信号（第３図ｆ）は、クロツク信号φ１で
オンとなる電界効果型トランジスタ９０８を介し
て出力されている。この場合、、トランジスタ９
０８の出力ラインは、入力インピーダンスの高い
負荷（ロジツク回路）に接続されているために、
クロツク信号φ１のタイミングにおける入力条件
（ノアゲート９０４の出力）を次のクロツク信号
φ１が供給されるまで出力ラインの浮遊容量で保
持し続ける。従つて、トランジスタ９０８から
は、第３図ｈに示すように、タイミング信号３Ｙ
３（第３図ｅ）をクロツク信号φ１の1.5周期だ
け遅らせたタイミング信号1.5Y３が出力される
ことになる。 一方、同期信号SYは、クロツク信号φ１，φ
２で動作する遅延フリツプフロツプ９０９におい
て、１ビツトタイム（クロツク信号φ１の１周期
分）遅延された後に、オアゲート９１０を介して
前述した発音チヤンネル数と等しい18ステージの
シフトレジスタ９１１に供給される。この場合、
シフトレジスタ９１１は、前記タイミング信号
1.5Y３（第３図ｈ）によつて入力信号を取込
み、タイミング信号３Ｙ３（第３図ｅ）によつて
シフト動作を行なつている。この場合、シフトレ
ジスタ９１１の取込みタイミングであるタイミン
グ信号1.5Y３とその入力信号とのタイミングを
一致させるために、同期信号SYを遅延フリツプ
フロツプ９０９において１ビツトタイム遅延し、
この遅延した同期信号SY′をオアゲート９１０を
介してシフトレジスタ９１１に入力するようにし
ている。シフトレジスタ９１１はタイミング信号
1.5Y３によつて入力信号（SY′）を取込み、タイ
ミング信号３Ｙ３（第３図ｅ）によつて取込まれ
た“１”信号（SY′）を順次シフトする。従つ
て、このシフトレジスタ９１１の各ステージの出
力は第７表で示した第１〜第18多重チヤンネル時
間に対して２ビツトタイム（クロツク信号φ１の
２周期分）だけ遅延された第１〜第18チヤンネル
時間（一つの発音チヤンネルに関するキーコード
KCおよびキーオン信号KONが復調されて送出さ
れている期間を単にチヤンネル時間と称す）をそ
れぞれ表わしていることになる。これを表にする
と第８表に示すようになる。
【表】
そして、この“１”信号がシフトレジスタ９１
１の第18ステージまでシフトすると、シフトレジ
スタ９１１の第１〜第17ステージ出力を入力とし
ているノアゲート９１２の出力が“１”となり、
この“１”信号がオアゲート９１０を介してシフ
トレジスタ９１１の入力端に供給されて循環型の
シフトレジスタとなる。この場合、シフトレジス
タ９１１に取込まれた“１”信号が順次シフトさ
れて第10ステージ出力が“１”になると、フリツ
プフロツプ９１３がセツトされてその出力Ｑが
“１”となり、更にシフトされて第18ステージ出
力が“１”になるとノアゲート９１２の出力が
“１”になりフリツプフロツプ９１３がリセツト
されてその出力は“０”となる。 また、シフトレジスタ９１１に取込まれた
“１”信号が第18ステージにシフトされた時にノ
アゲート９１２から出力される“１”信号は、遅
延フリツプフロツプ９１４において１ビツトタイ
ム遅延された後フリツプフロツプ９１５をセツト
してその出力Ｑを“１”にする。そして、シフト
レジスタ９１１の第９ステージの出力が“１”に
なると、フリツプフロツプ９１５はリセツトされ
てその出力Ｑへ“０”となる。従つて、フリツプ
フロツプ９１３の出力Ｑは、第４図ａにクロツク
信号φAとして示すように、シフトレジスタ９１
１の第10〜第17ステージの出力のいずれかが
“１”の期間において“１”となる。またフリツ
プフロツプ９１５の出力Ｑは、第４図ｂにクロツ
ク信号φBとして示すように、シフトレジスタ９
１１の第１〜第８ステージの出力のいずれかが
“１”の期間において“１”となる。アンドゲー
ト９１６は遅延フリツプフロツプ９１４の出力信
号とタイミング信号1.5Y３のタイミングでオン
となる電界効果型のトランジスタ９１７を介して
供給されるノアゲート９１２の出力とを入力して
いる。この場合、トランジスタ９１７はその出力
ラインが高入力インピーダンスのアンドゲート９
１６に接続されているために、タイミング信号
1.5Y３の発生時における入力条件（つまりノア
ゲート９１２の出力）を次のタイミング信号
1.5Y３の発生時まで出力ラインの浮遊容量で保
持し続けることになり、アンドゲート９１６から
出力される信号は、第４図ｃにタイミング信号
TISとして示すように、シフトレジスタ９１１の
第１ステージ出力発生期間の前半期において
“１”となつて第１チヤンネル時間の立上り部分
を示す信号となる。 また、シフトレジスタ９１１の第１ステージ出
力は第４図ｄに示すように第８表の第１チヤンネ
ル時間（ペタル鍵盤用の発音チヤンネルに対応）
を示すタイミング信号t1として出力され、シフト
レジスタ９１１の第２〜第８ステージ出力は、オ
アゲート９１８から第４図ｅに示すように第８表
の第２〜第８チヤンネル時間（上鍵盤用の発音チ
ヤンネルに対応）を示すタイミング信号UKTと
して出力され、シフトレジスタ９１１の第９〜第
15ステージ出力はオアゲート９１９を介して第４
図ｆに示すように、第８表の第９〜第15多重チヤ
ンネル時間（下鍵盤用の発音チヤンネルに対応）
を示すタイミング信号LKTとして出力される。 一方、電源投入時に発生されるイニシアルクリ
ア信号ICによつてリセツトされる２進５ビツト
構成のカウンタ９２０は、フリツプフロツプ９１
３，９１５から出力される信号をクロツク信号φ
A，φBとして順次カウントをアツプしている。従
つて、カウンタ９２０はシフトレジスタ９１１の
１周期毎に１カウントしていることになる。ま
た、カウンタ９２０の出力側には、カウンタ９２
０のカウント値が10進数で29，30，31に達する毎
にタイミング信号２９Ｔ，３０Ｔ，３１Ｔをそれ
ぞれ出力するアンドゲート９２１，９２２，９２
３が設けられている。アンドゲート９２３から出
力されるタイミング信号３１Ｔは、クロツク信号
φA，φBで駆動される遅延フリツプフロツプ９２
４においてカウンタ９２０の１カウント時間分
（シフトレジスタ９１１の１周期に相当する時
間）が遅延されてタイミング信号0Tとして出力
される。 押鍵検出回路 第５図は第１図に示すSK押鍵検出回路２ａの
具体例を示す詳細回路図であつて、この押鍵検出
回路２ａはキースイツチ回路２００と、キースイ
ツチ回路２００のブロツク入出力兼用端子２００
ａ〜２００ｆにそれぞれ接続されたブロツク検出
回路２０１ａ〜２０１ｆと、キースイツチ回路２
００のノート入出力兼用端子２０２ａ〜２０２ｇ
にそれぞれ接続されたノート検出回路２０３ａ〜
２０３ｇとを有する。キースイツチ回路２００は
第６図に示すように、ソロ鍵盤１ａの各鍵に対応
して設けられた37個のキースイツチ２０４ａ〜２
０４ｎのうち、最低オクターブのＣ音に対応する
キースイツチ２０４ｎを除く他の36個のキースイ
ツチ２０４ａ〜２０４ｍの一方の端子（可動接
点）側を半オクターブ（Ｃ#〜Ｆ#またはＧ〜
Ｃ）毎に共通接続してブロツクＵ４ａ，Ｕ４ｂ，
Ｕ５ｂ，Ｕ６ａ，Ｕ６ｂとした後、ブロツク配線
２０５を介してブロツク入出力兼用端子２００ａ
〜２００ｆに接続されている。また、上記各キー
スイツチ２０４ａ〜２０４ｍの他方の端子（固定
接点）側はそれぞれ回り込み防止用のダイオード
２０７ａ〜２０７ｍを介して音名ＣとＦ#，Ｂと
Ｆ，Ａ#とＥ，ＡとＤ#，Ｇ#とＤおよびＧとＣ
#の各ノートの組合わせ毎にそれぞれ共通接続さ
れ、ノート配線２０８を介してノート入出力兼用
端子２０２ａ〜２０２ｆにそれぞれ接続されてい
る。この場合、ソロ鍵盤１ａにおける鍵数は第１
表で示したようにC3〜C6の37鍵であり、キース
イツチの数も37個である。これを半オクターブ毎
に６つのブロツク（Ｕ４ａ〜Ｕ６ｂ）に分割する
と、最低オクターブのＣ音の鍵のキースイツチ２
０４ｎが１個だけ残つてしまう不都合が生ずる。
また、この１個のキースイツチ２０４ｎのために
ブロツクを１個増加するのも不経済である。この
ため、第６図に示す実施例においては、最低オク
ターブのＣ音の鍵C3のキースイツチ２０４ｎを
CLノートとしてブロツクＵ４ａに含め、このブ
ロツクＵ４ａだけは７個のキースイツチを担当さ
せている。このためキースイツチ２０４ｎの一方
の端子（可動接点）をブロツク配線２０５を介し
てブロツク入出力兼用端子２００ｆに接続し、ま
た他方の端子（固定接点）をダイオード２０７
ｎ、ノート配線２０８を介してCLノート専用の
ノート入出力兼用端子２０２ｇに接続している。
ところで、一般に各キースイツチは鍵盤部に設け
られているためキースイツチ２０４ａ〜２０４ｎ
とブロツク検出回路２０１ａ〜２０１ｆおよびノ
ート検出回路２０３ａ〜２０３ｇを結ぶブロツク
配線２０５およびノート配線２０８は長く引き回
されているために、そこに配線容量ＣbとＣoが生
ずる。 この実施例では、この配線容量Ｃb，Ｃoを積極
的に利用するように構成している。 ブロツク検出回路２０１ａ〜２０１ｆ（第５
図）はその詳細を回路２０１ａ，２０１ｅ，２０
１ｆについてのみ図示するが他の回路２０１ｂ〜
２０１ｄについても同様である。各ブロツク検出
回路２０１ａ〜２０１ｆは、キースイツチ回路２
００の対応するブロツク入出力兼用端子（２００
ａ〜２００ｆ）とアース間に接続され、かつ第２
図に示すタイミング信号発生部９から供給される
タイミング信号２９Ｔ，３０Ｔを入力とするノア
ゲート２０９の出力をゲート入力とするトランジ
スタ２１０と、対応するブロツク入出力兼用端子
（２００ａ〜２００ｆ）の出力とタイミング信号
２９Ｔとのアンド条件を求めるアンドゲート２１
１と、アンドゲート２１１の出力信号をクロツク
信号φAで取込んでクロツク信号φBで出力する遅
延フリツプフロツプ２１２と、遅延フリツプフロ
ツプ２１２の出力と高ブロツク優先信号HBをイ
ンバータ２１３により反転した信号HBとのアン
ド条件を求めるアンドゲート２１４と、遅延フリ
ツプフロツプ２１２の出力と高ブロツク優先信号
HBとを入力し、その出力を新たな高ブロツク優
先信号HBとして下位ブロツクに供給するオアゲ
ート２１５と、アンドゲート２１４の出力をイン
バータ２１６で反転した信号とタイミング信号３
０Ｔのアンド条件を求めるアンドゲート２１７
と、アンドゲート２１４の出力とタイミング信号
３０Ｔとのアンド条件を求めるアンドゲート２１
８と、電源Vccと対応するブロツク入出力兼用端
子（２００ａ〜２００ｆ）との間に接続され、か
つアンドゲート２１７の出力をゲート入力とする
トランジスタ２１９と、対応するブロツク入出力
兼用端子（２００ａ〜２００ｆ）とアース間に接
続され、かつアンドゲート２１８の出力をゲート
入力とするトランジスタ２２０とによつて構成さ
れている。 なお、ブロツク検出回路２０１ａのインバータ
２１３に入力される高ブロツク優先信号HBはそ
れより上位のブロツク検出回路が存在しないため
常時“０”となつている。またブロツク検出回路
２０１ｆには、それより下位のブロツク検出回路
が存在しないためオアゲート２１５は設けられて
いない。 このように構成された各ブロツク検出回路２０
１ａ〜２０１ｆのアンドゲート２１４の出力はオ
アゲート２２１〜２２３を介してブロツクコード
として取り出される。一方、ノート検出回路２０
３ａ〜２０３ｇはその詳細を回路２０３ａ，２０
３ｆ，２０３ｇについてのみ図示するが、他の回
路２０３ｂ〜２０３ｅについても同様である。 各ノート検出回路２０３ａ〜２０３ｇは、電源
Vccと対応するノート入出力兼用端子（２０２ａ
〜２０２ｇ）間に接続され、かつタイミング信号
２９Ｔをゲート入力とするトランジスタ２２４
と、対応するノート入出力兼用端子（２０２ａ〜
２０２ｇ）の出力信号をインバータ２２５で反転
した信号とタイミング信号３０Ｔとのアンド条件
を求めるアンドゲート２２６と、アンドゲート２
２６の出力をクロツクパルスφAで取込み、クロ
ツクパルスφBで出力する遅延フリツプフロツプ
２２７と、高ノート優先信号HNをインバータ２
２８で反転した信号HNと遅延フリツプフロツプ
２２７の出力とのアンド条件を求めるアンドゲー
ト２２９と、高ノート優先信号HNと遅延フリツ
プフロツプ２２７の出力とを入力し、その出力を
新たな高ノート優先信号HNとして下位のノート
検出回路に供給するオアゲート２３０とによつて
構成されている。 なお、ノート検出回路２０３ａのインバータ２
２８に入力される高ノート優先信号HNはそれよ
り上位のノート検出回路が存在しないため常時
“０”となつている。また、ノート検出回路２０
３ｇには、それより下位のブロツク検出回路が存
在しないためオアゲート２３０は設けられていな
い。 そして、各ノート検出回路２０３ａ〜２０３ｇ
のアンドゲート２２９の出力は、オアゲート２３
１〜２３３を介してノートコード化して取出され
る。 このように構成されたSK押鍵検出回路２ａに
おいては、第２図に示すタイミング信号発生部９
から発生されるタイミング信号２９Ｔ，３０Ｔが
入力されるわけであるが、ノアゲート２０９はタ
イミング信号２９Ｔ，３０Ｔが発生されるタイミ
ング以外の期間において“１”信号を送出し、こ
の“１”信号で各ブロツク検出回路２０１ａ〜２
０１ｆのトランジスタ２１０をオンさせてブロツ
ク配線２０５の浮遊容量Ｃbを放電している。 次にタイミング信号発生部９（第２図）からタ
イミング信号２９Ｔが供給されると、各ノート検
出回路２０３ａ〜２０３ｇのトランジスタ２２４
がオンとなり、これに伴なつて各ノート入出力兼
用端子２０２ａ〜２０２ｇを介してノート配線２
０８側の浮遊容量Ｃoが充電される。この場合、
いずれかの鍵が操作されてキースイツチ２０４ａ
〜２０４ｎ（第６図）のいずれか（１個または複
数個）がオンされていると、このオンされたキー
スイツチ２０４を介して対応するブロツク配線２
０５の浮遊容量Ｃbが充電される。この結果、オ
ンされたキースイツチ２０４が属するブロツクの
ブロツク入出力兼用端子（２００ａ〜２００ｆ）
が“１”となり該ブロツク入出力兼用端子（２０
０ａ〜２００ｆ）に接続されているブロツク検出
回路２０１のアンドゲート２１１は、タイミング
信号２９Ｔの発生時に“１”信号を送出して、そ
のブロツクにおいてオン状態のキースイツチがあ
ることを示す。このアンドゲート２１１から出力
される“１”信号は、クロツク信号φA，φBで動
作する遅延フリツプフロツプ２１２において第１
〜第18多重チヤンネル時間遅延されてタイミング
信号３０Ｔに同期して出力される。遅延フリツプ
フロツプ２１２から“１”信号が出力されると、
インバータ２１３、アンドゲート２１４およびオ
アゲート２１５で構成される高ブロツク優先回路
によつて、遅延フリツプフロツプ２１２から
“１”信号が出力されたブロツク検出回路２０１
のうちで最も優先順位の高いブロツク検出回路２
０１（この実施例ではブロツク検出回路２０１
ａ，２０１ｂ，２０１ｃ，……２０１ｆの順であ
る）におけるアンドゲート２１４からのみ“１”
信号が出力される。 この場合、優先順位が下位のブロツク検出回路
２０１においては上位のブロツク検出回路２０１
の遅延フリツプフロツプ２１２から検出される
“１”信号がオアゲート２１５を介して高ブロツ
ク優先信号HBとしてインバータ２１３に入力さ
れるために、アンドゲート２１４が強制的に遮断
される。そして、アンドゲート２１４から“１”
信号を送出しているブロツク検出回路２０１はタ
イミング信号３０Ｔの発生時にアンドゲート２１
８の出力が“１”となり、このアンドゲート２１
８から出力される“１”信号でトランジスタ２２
０がオンとなる。また、アンドゲート２１４から
“０”信号を送出しているブロツク検出回路２０
１は、タイミング信号３０Ｔの発生時にアンドゲ
ート２１７から出力される“１”信号でトランジ
スタ２１９がオンとなる。この結果、トランジス
タ２２０がオンとなつたブロツク検出回路２０１
に接続されているブロツク入出力兼用端子（２０
０ａ〜２００ｆ）はアースに落とされて“０”レ
ベルとなり、これに伴なつて該ブロツクのオンし
ているキースイツチ２０４に対応するノート配線
２０８の浮遊容量Ｃoの電荷が放電され該ノート
配線２０８に接続されているノート入出力兼用端
子２０２も“０”レベルとなる。この結果、
“０”レベルになつたノート入出力兼用端子２０
２に接続されているノート検出回路２０３のイン
バータ２２５の出力のみが“１”となる。 このインバータ２２５の出力“１”はこのとき
タイミング信号３０Ｔが発生しているのでアンド
ゲート２２６を介して遅延フリツプフロツプ２２
７に入力され該遅延フリツプフロツプ２２７にお
いて遅延されて次のタイミング信号３１Ｔに同期
して出力される。遅延フリツプフロツプ２２７か
ら“１”信号が出力されると、インバータ２２
８、アンドゲート２２９、オアゲート２３０によ
つて構成される高ノート優先回路によつて、遅延
フリツプフロツプ２２７から“１”信号が出力さ
れたノート検出回路２０３のうちで最も優先順位
の高いノート検出回路２０３（この実施例ではノ
ート検出回路２０３ａ，２０３ｂ，２０３ｃ，…
…２０３ｇの順である）におけるアンドゲート２
２９のみから“１”信号が出力される。この場
合、優先順位が下位のノート検出回路２０３にお
いては、上位のノート検出回路２０３のオアゲー
ト２３０から出力される高ノート優先信号HN
（“１”）によつてアンドゲート２２９が強制的に
不動作とされる。このようにして単一のノート検
出回路２０３から出力される“１”信号はオアゲ
ート２３１〜２３３を介してコード化されノート
コードSNCのビツトSN1〜SN3としてタイミング
信号３１Ｔに同期して出力される。 一方、前述したように単一のブロツク検出回路
２０１からタイミング信号３０Ｔに同期して出力
される“１”信号はオアゲート２２１〜２２３を
介してコード化され、さらにクロツク信号φA，
φBによつて駆動される遅延フリツプフロツプ２
３４〜２３６に入力され遅延されたタイミング信
号３１Ｔに同期して該遅延フリツプフロツプ２３
４〜２３６からノートコードSNCのビツトSN4お
よびブロツクコードSB1，SB2として出力され
る。なお、CLノート検出時、すなわち最低オク
ターブのＣ音の鍵（C3）が押鍵されて対応するキ
ースイツチ２０４ｎがオンしてノート検出回路２
０３ｇから“１”信号が出力された場合には第４
表および第５表に示すようにブロツクコード
SB1，SB2を“00”とし、ノートコードSN1〜SN4
を“1111”とする必要がある。このために遅延フ
リツプフロツプ２３４，２３５の出力側にオアゲ
ート２３７、アンドゲート２３９を設け、ノート
検出回路２０３ｇの出力信号をオアゲート２３７
に入力するとともに、インバータ２３８を介して
アンドゲート２３９に入力している。 このようにして、SK押鍵検出回路２ａから
は、ソロ鍵盤１ａにおいて押下されている鍵のう
ち最も音高の高い鍵に対応する単一のキーコード
SKC（ブロツクコードSB1，SB2およびノートコ
ードSN1〜SN4からなる）がタイミング信号３１
Ｔの発生に同期して出力される。 なお、PK押鍵検出回路２ｄも第５図に示しSK
押鍵検出回路２ａに準じて構成することができる
ものであるが、その説明は省略する。 キーコード変換回路７ａ、第１最高音検出回
路７ｂ 第７図は第１図に示すキーコード変換回路７ａ
と第１最高音検出回路７ｂの具体的な実施例を示
す回路図であつて、第１図に示す発音割当て部４
からクロツク信号φ１に同期して出力される第７
表に示した４ビツトの多重データMD（MD1〜
MD4）は、クロツク信号φ１，φ２（第３図ａ，
ｂ）によつて駆動される遅延フリツプフロツプ７
００ａ〜７００ｄに入力され、１ビツトタイム遅
延されて出力される。 各遅延フリツプフロツプ７００ａ〜７００ｄか
ら出力される遅延された多重データMDの各ビツ
ト信号MD1〜MD4はアンドゲート７０１に入力さ
れて同期データ“1111”が検出され、このアンド
ゲート７０１の出力“１”がデータ多重回路４ｂ
から出力される多重データMDのスタート部分を
示す同期信号SYとして第２図のタイミング信号
発生部９に供給される。また、各遅延フリツプフ
ロツプ７００ａ〜７００ｄから出力される多重デ
ータMDの各ビツト信号MD1〜MD4はラツチ回路
７０３の入力端子IN1〜IN4に入力されるととも
に、クロツク信号φ１，φ２によつて駆動される
駆動フリツプフロツプ７０２ａ〜７０２ｄに入力
される。遅延フリツプフロツプ７０２ａ〜７０２
ｄは入力された各ビツト信号MD1〜MD4を１ビツ
トタイム遅延してラツチ回路７０３の入力端子
IN5〜IN8に加える。 ラツチ回路７０３のストローブ端子Ｓにはタイ
ミング信号３Ｙ３Ｓ（第３図ｇ）が入力されてお
り、タイミング信号３Ｙ３Ｓが発生したときその
各入力端子IN1〜IN8に入力されている信号をラツ
チする。この場合、タイミング信号３Ｙ３Ｓは、
タイミング信号発生部９（第２図）の説明におい
て詳記したように、第７表に示す各多重チヤンネ
ル時間の第３ステートのタイミングを表わすタイ
ミング信号３Ｙ３（第３図ｅ）の立上りを微分し
た状態の信号である。従つて、このタイミング信
号３Ｙ３Ｓの発生時においては、遅延フリツプフ
ロツプ７００ａ〜７００ｂから第７表に示す各多
重チヤンネル時間の第３ステートにおけるビツト
信号MD1〜MD4、すなわちノートコードN1〜N4
が出力されており、また遅延フリツプフロツプ７
０２ａ〜７０２ｄからは遅延フリツプフロツプ７
００ａ〜７００ｄの出力を１ビツトタイム遅延し
た多重チヤンネル時間の第２ステートにおけるビ
ツト信号MD1〜MD4、すなわちブロツクコードB1
〜B3およびキーオン信号KONが出力されてい
る。この結果、ラツチ回路７０３をタイミング信
号３Ｙ３Ｓによりラツチするとその出力端子
OUT1〜OUT8からはノートコードN1〜N4、ブロ
ツクコードB1〜B3、キーオン信号KONがそれぞ
れ出力される。このようにラツチ回路７０３から
はタイミング信号３Ｙ３Ｓの発生毎に各発音チヤ
ンネルのノートコードN1〜N4、ブロツクコード
B1〜B3およびキーオン信号KONが順次並列的に
取り出されるものである。 従つて、遅延フリツプフロツプ７００ａ〜７０
０ｄ，７０２ａ〜７０２ｄ、アンドゲート７０１
およびラツチ回路７０３は、多重データMD
（MD1〜MD4）として時分割多重化されて送られて
くる同期データおよび各発音チヤンネルのノート
コードN1〜N4、ブロツクコードB1〜B3、キーオ
ン信号KONを復調する復調回路を構成している
ことになる。 一方、カプラ鍵盤選択スイツチ部７ｆのUK選
択スイツチUCS，LK選択スイツチLCS，PK選択
スイツチPCSの各出力信号は、それぞれ遅延フリ
ツプフロツプ７０４ａ〜７０４ｃにタイミング信
号1.5Y３（第３図ｈ）のタイミングで取込ま
れ、タイミング信号３Ｙ３（第３図ｅ）によつて
出力される。これは、各選択スイツチUSC，
LCS，PCSによつて発生するチヤツタリングの影
響を後続の回路に与えないようにするために行な
われているものである。そして、遅延フリツプフ
ロツプ７０４ａの出力信号は、アンドゲート７０
５において第２図のタイミング信号発生部９から
出力されるタイミング信号UKT（第４図ｅ）と
遅延フリツプフロツプ７０４ｃの出力を反転する
インバータ７０６の出力とのアンド条件が求めら
れ、アンドゲート７０５からはUK選択スイツチ
UCSのオン時に、上鍵盤用の発音チヤンネルの
データ（キーコードUKCおよびキーオン信号
KON）を復調して送出する期間（第８表の第２
〜第８チヤンネル時間）を示すタイミング信号
UKTの発生期間においてのみ“１”となるUK選
択信号UTが出力される。また、遅延フリツプフ
ロツプ７０４ｂの出力信号は、アンドゲート７０
７においてタイミング信号LKT（第４図ｆ）と
インバータ７０６の出力信号とのアンド条件が求
められ、アンドゲート７０７からはLK選択スイ
ツチLCSのオン時に下鍵盤用の発音チヤンネルの
データ（キーコードLKCおよびキーオン信号
KON）を復調して送出する期間（第８表の第９
〜第15多重チヤンネル時間）を示すタイミング信
号LKTの発生期間においてのみ“１”となるLK
選択信号LTが出力される。 アンドゲート７０５および７０７から出力され
るUK選択信号UTおよびLK選択信号LTはオアゲ
ート７０８を介してULK選択信号ULTとして出
力される。更に、遅延フリツプフロツプ７０４ｃ
の出力信号は、PK選択スイツチPCSのオン時に
PK選択信号PTとして出力される。この場合、
PK選択信号PTが出力されると、このPK選択信
号PTを反転するインバータ７０６の出力が
“０”となるために、アンドゲート７０５，７０
７は強制的に不動作とされてULK選択信号ULT
は発生されずPK選択信号PTを優先している。こ
れは、この実施例において鍵盤間カプラとしてペ
タル鍵盤を上鍵盤および下鍵盤より優先させてい
るためである。 一方、ラツチ回路７０３の出力側には、ノート
コードのビツトN1，N2を反転するインバータ７
０９，７１０が設けられており、アンドゲート７
１１はインバータ７０９，７１０の出力1，2
とラツチ回路７０３から出力されるノートコード
のビツトN3，N4とのアンド条件を求めることに
よつて第３表に示す音名ＣのノートコードN4〜
N1（“1100”）を検出してＣノート検出信号CKを
出力する。アンドゲート７１１からＣノート検出
信号CKが出力されると、このＣノート検出信号
CKを入力するオアゲート７１２，７１３の出力
が“１”となつて第３表に示すＣ音のノートコー
ドN4〜N1“1100”が本来のＣ音ノートコードN4
〜N1“1111”にコード変換される。 なお、インバータ７０９，７１０、アンドゲー
ト７１１、オアゲート７１２，７１３は第３表に
示すUK，LK，PK用のノートコードN1〜N4を第
５表に示すSK用のノートコードSN1〜SN4に変換
するノートコード変換回路を構成していることに
なる。 ラツチ回路７０３から出力されるブロツクコー
ドのビツトB2，B3を入力とする排他オアゲート
７１４の出力は、アンドゲート７１５においてオ
アゲート７０８から出力されるULK選択信号
ULTとのアンド条件が求められる。また、排他
オアゲーート７１６は、ラツチ回路７０３から出
力されるブロツクコードのビツトB2とアンドゲ
ート７１５の出力とを入力とし、その出力を変換
ブロツクコードのビツトB′2として出力してい
る。なお、ブロツクコードのビツトB1はそのま
ま変換ブロツクコードのビツトB′1となる。この
ような構成において、ULK選択信号ULTの発生
時に、ブロツクコードB3〜B1が“010”となる
と、排他オアゲート７１４の出力が“１”とな
り、これに伴なつてアンドゲート７１５の出力も
“１”となる。この結果、排他オアゲート７１６
の出力は“０”となり、変換ブロツクコード
B′2，B′1は“00”となる。また、ブロツクコード
B3〜B1が例えば“100”になると、排他オアゲー
ト７１４の出力が“１”となり、これに伴なつて
アンドゲート７１５の出力も“１”となるが、排
他オアゲート７１６の他方の入力は“０”である
ために、排他オアゲート７１６から出力される変
換ブロツクコードのビツトB′2は“１”となる。 従つて、変換ブロツクコードB′2，B′1は“10”
となる。このULK選択信号ULTの発生時におけ
るブロツクコードB1〜B3の変換の様子をまとめ
て第９表に示す。
１の第18ステージまでシフトすると、シフトレジ
スタ９１１の第１〜第17ステージ出力を入力とし
ているノアゲート９１２の出力が“１”となり、
この“１”信号がオアゲート９１０を介してシフ
トレジスタ９１１の入力端に供給されて循環型の
シフトレジスタとなる。この場合、シフトレジス
タ９１１に取込まれた“１”信号が順次シフトさ
れて第10ステージ出力が“１”になると、フリツ
プフロツプ９１３がセツトされてその出力Ｑが
“１”となり、更にシフトされて第18ステージ出
力が“１”になるとノアゲート９１２の出力が
“１”になりフリツプフロツプ９１３がリセツト
されてその出力は“０”となる。 また、シフトレジスタ９１１に取込まれた
“１”信号が第18ステージにシフトされた時にノ
アゲート９１２から出力される“１”信号は、遅
延フリツプフロツプ９１４において１ビツトタイ
ム遅延された後フリツプフロツプ９１５をセツト
してその出力Ｑを“１”にする。そして、シフト
レジスタ９１１の第９ステージの出力が“１”に
なると、フリツプフロツプ９１５はリセツトされ
てその出力Ｑへ“０”となる。従つて、フリツプ
フロツプ９１３の出力Ｑは、第４図ａにクロツク
信号φAとして示すように、シフトレジスタ９１
１の第10〜第17ステージの出力のいずれかが
“１”の期間において“１”となる。またフリツ
プフロツプ９１５の出力Ｑは、第４図ｂにクロツ
ク信号φBとして示すように、シフトレジスタ９
１１の第１〜第８ステージの出力のいずれかが
“１”の期間において“１”となる。アンドゲー
ト９１６は遅延フリツプフロツプ９１４の出力信
号とタイミング信号1.5Y３のタイミングでオン
となる電界効果型のトランジスタ９１７を介して
供給されるノアゲート９１２の出力とを入力して
いる。この場合、トランジスタ９１７はその出力
ラインが高入力インピーダンスのアンドゲート９
１６に接続されているために、タイミング信号
1.5Y３の発生時における入力条件（つまりノア
ゲート９１２の出力）を次のタイミング信号
1.5Y３の発生時まで出力ラインの浮遊容量で保
持し続けることになり、アンドゲート９１６から
出力される信号は、第４図ｃにタイミング信号
TISとして示すように、シフトレジスタ９１１の
第１ステージ出力発生期間の前半期において
“１”となつて第１チヤンネル時間の立上り部分
を示す信号となる。 また、シフトレジスタ９１１の第１ステージ出
力は第４図ｄに示すように第８表の第１チヤンネ
ル時間（ペタル鍵盤用の発音チヤンネルに対応）
を示すタイミング信号t1として出力され、シフト
レジスタ９１１の第２〜第８ステージ出力は、オ
アゲート９１８から第４図ｅに示すように第８表
の第２〜第８チヤンネル時間（上鍵盤用の発音チ
ヤンネルに対応）を示すタイミング信号UKTと
して出力され、シフトレジスタ９１１の第９〜第
15ステージ出力はオアゲート９１９を介して第４
図ｆに示すように、第８表の第９〜第15多重チヤ
ンネル時間（下鍵盤用の発音チヤンネルに対応）
を示すタイミング信号LKTとして出力される。 一方、電源投入時に発生されるイニシアルクリ
ア信号ICによつてリセツトされる２進５ビツト
構成のカウンタ９２０は、フリツプフロツプ９１
３，９１５から出力される信号をクロツク信号φ
A，φBとして順次カウントをアツプしている。従
つて、カウンタ９２０はシフトレジスタ９１１の
１周期毎に１カウントしていることになる。ま
た、カウンタ９２０の出力側には、カウンタ９２
０のカウント値が10進数で29，30，31に達する毎
にタイミング信号２９Ｔ，３０Ｔ，３１Ｔをそれ
ぞれ出力するアンドゲート９２１，９２２，９２
３が設けられている。アンドゲート９２３から出
力されるタイミング信号３１Ｔは、クロツク信号
φA，φBで駆動される遅延フリツプフロツプ９２
４においてカウンタ９２０の１カウント時間分
（シフトレジスタ９１１の１周期に相当する時
間）が遅延されてタイミング信号0Tとして出力
される。 押鍵検出回路 第５図は第１図に示すSK押鍵検出回路２ａの
具体例を示す詳細回路図であつて、この押鍵検出
回路２ａはキースイツチ回路２００と、キースイ
ツチ回路２００のブロツク入出力兼用端子２００
ａ〜２００ｆにそれぞれ接続されたブロツク検出
回路２０１ａ〜２０１ｆと、キースイツチ回路２
００のノート入出力兼用端子２０２ａ〜２０２ｇ
にそれぞれ接続されたノート検出回路２０３ａ〜
２０３ｇとを有する。キースイツチ回路２００は
第６図に示すように、ソロ鍵盤１ａの各鍵に対応
して設けられた37個のキースイツチ２０４ａ〜２
０４ｎのうち、最低オクターブのＣ音に対応する
キースイツチ２０４ｎを除く他の36個のキースイ
ツチ２０４ａ〜２０４ｍの一方の端子（可動接
点）側を半オクターブ（Ｃ#〜Ｆ#またはＧ〜
Ｃ）毎に共通接続してブロツクＵ４ａ，Ｕ４ｂ，
Ｕ５ｂ，Ｕ６ａ，Ｕ６ｂとした後、ブロツク配線
２０５を介してブロツク入出力兼用端子２００ａ
〜２００ｆに接続されている。また、上記各キー
スイツチ２０４ａ〜２０４ｍの他方の端子（固定
接点）側はそれぞれ回り込み防止用のダイオード
２０７ａ〜２０７ｍを介して音名ＣとＦ#，Ｂと
Ｆ，Ａ#とＥ，ＡとＤ#，Ｇ#とＤおよびＧとＣ
#の各ノートの組合わせ毎にそれぞれ共通接続さ
れ、ノート配線２０８を介してノート入出力兼用
端子２０２ａ〜２０２ｆにそれぞれ接続されてい
る。この場合、ソロ鍵盤１ａにおける鍵数は第１
表で示したようにC3〜C6の37鍵であり、キース
イツチの数も37個である。これを半オクターブ毎
に６つのブロツク（Ｕ４ａ〜Ｕ６ｂ）に分割する
と、最低オクターブのＣ音の鍵のキースイツチ２
０４ｎが１個だけ残つてしまう不都合が生ずる。
また、この１個のキースイツチ２０４ｎのために
ブロツクを１個増加するのも不経済である。この
ため、第６図に示す実施例においては、最低オク
ターブのＣ音の鍵C3のキースイツチ２０４ｎを
CLノートとしてブロツクＵ４ａに含め、このブ
ロツクＵ４ａだけは７個のキースイツチを担当さ
せている。このためキースイツチ２０４ｎの一方
の端子（可動接点）をブロツク配線２０５を介し
てブロツク入出力兼用端子２００ｆに接続し、ま
た他方の端子（固定接点）をダイオード２０７
ｎ、ノート配線２０８を介してCLノート専用の
ノート入出力兼用端子２０２ｇに接続している。
ところで、一般に各キースイツチは鍵盤部に設け
られているためキースイツチ２０４ａ〜２０４ｎ
とブロツク検出回路２０１ａ〜２０１ｆおよびノ
ート検出回路２０３ａ〜２０３ｇを結ぶブロツク
配線２０５およびノート配線２０８は長く引き回
されているために、そこに配線容量ＣbとＣoが生
ずる。 この実施例では、この配線容量Ｃb，Ｃoを積極
的に利用するように構成している。 ブロツク検出回路２０１ａ〜２０１ｆ（第５
図）はその詳細を回路２０１ａ，２０１ｅ，２０
１ｆについてのみ図示するが他の回路２０１ｂ〜
２０１ｄについても同様である。各ブロツク検出
回路２０１ａ〜２０１ｆは、キースイツチ回路２
００の対応するブロツク入出力兼用端子（２００
ａ〜２００ｆ）とアース間に接続され、かつ第２
図に示すタイミング信号発生部９から供給される
タイミング信号２９Ｔ，３０Ｔを入力とするノア
ゲート２０９の出力をゲート入力とするトランジ
スタ２１０と、対応するブロツク入出力兼用端子
（２００ａ〜２００ｆ）の出力とタイミング信号
２９Ｔとのアンド条件を求めるアンドゲート２１
１と、アンドゲート２１１の出力信号をクロツク
信号φAで取込んでクロツク信号φBで出力する遅
延フリツプフロツプ２１２と、遅延フリツプフロ
ツプ２１２の出力と高ブロツク優先信号HBをイ
ンバータ２１３により反転した信号HBとのアン
ド条件を求めるアンドゲート２１４と、遅延フリ
ツプフロツプ２１２の出力と高ブロツク優先信号
HBとを入力し、その出力を新たな高ブロツク優
先信号HBとして下位ブロツクに供給するオアゲ
ート２１５と、アンドゲート２１４の出力をイン
バータ２１６で反転した信号とタイミング信号３
０Ｔのアンド条件を求めるアンドゲート２１７
と、アンドゲート２１４の出力とタイミング信号
３０Ｔとのアンド条件を求めるアンドゲート２１
８と、電源Vccと対応するブロツク入出力兼用端
子（２００ａ〜２００ｆ）との間に接続され、か
つアンドゲート２１７の出力をゲート入力とする
トランジスタ２１９と、対応するブロツク入出力
兼用端子（２００ａ〜２００ｆ）とアース間に接
続され、かつアンドゲート２１８の出力をゲート
入力とするトランジスタ２２０とによつて構成さ
れている。 なお、ブロツク検出回路２０１ａのインバータ
２１３に入力される高ブロツク優先信号HBはそ
れより上位のブロツク検出回路が存在しないため
常時“０”となつている。またブロツク検出回路
２０１ｆには、それより下位のブロツク検出回路
が存在しないためオアゲート２１５は設けられて
いない。 このように構成された各ブロツク検出回路２０
１ａ〜２０１ｆのアンドゲート２１４の出力はオ
アゲート２２１〜２２３を介してブロツクコード
として取り出される。一方、ノート検出回路２０
３ａ〜２０３ｇはその詳細を回路２０３ａ，２０
３ｆ，２０３ｇについてのみ図示するが、他の回
路２０３ｂ〜２０３ｅについても同様である。 各ノート検出回路２０３ａ〜２０３ｇは、電源
Vccと対応するノート入出力兼用端子（２０２ａ
〜２０２ｇ）間に接続され、かつタイミング信号
２９Ｔをゲート入力とするトランジスタ２２４
と、対応するノート入出力兼用端子（２０２ａ〜
２０２ｇ）の出力信号をインバータ２２５で反転
した信号とタイミング信号３０Ｔとのアンド条件
を求めるアンドゲート２２６と、アンドゲート２
２６の出力をクロツクパルスφAで取込み、クロ
ツクパルスφBで出力する遅延フリツプフロツプ
２２７と、高ノート優先信号HNをインバータ２
２８で反転した信号HNと遅延フリツプフロツプ
２２７の出力とのアンド条件を求めるアンドゲー
ト２２９と、高ノート優先信号HNと遅延フリツ
プフロツプ２２７の出力とを入力し、その出力を
新たな高ノート優先信号HNとして下位のノート
検出回路に供給するオアゲート２３０とによつて
構成されている。 なお、ノート検出回路２０３ａのインバータ２
２８に入力される高ノート優先信号HNはそれよ
り上位のノート検出回路が存在しないため常時
“０”となつている。また、ノート検出回路２０
３ｇには、それより下位のブロツク検出回路が存
在しないためオアゲート２３０は設けられていな
い。 そして、各ノート検出回路２０３ａ〜２０３ｇ
のアンドゲート２２９の出力は、オアゲート２３
１〜２３３を介してノートコード化して取出され
る。 このように構成されたSK押鍵検出回路２ａに
おいては、第２図に示すタイミング信号発生部９
から発生されるタイミング信号２９Ｔ，３０Ｔが
入力されるわけであるが、ノアゲート２０９はタ
イミング信号２９Ｔ，３０Ｔが発生されるタイミ
ング以外の期間において“１”信号を送出し、こ
の“１”信号で各ブロツク検出回路２０１ａ〜２
０１ｆのトランジスタ２１０をオンさせてブロツ
ク配線２０５の浮遊容量Ｃbを放電している。 次にタイミング信号発生部９（第２図）からタ
イミング信号２９Ｔが供給されると、各ノート検
出回路２０３ａ〜２０３ｇのトランジスタ２２４
がオンとなり、これに伴なつて各ノート入出力兼
用端子２０２ａ〜２０２ｇを介してノート配線２
０８側の浮遊容量Ｃoが充電される。この場合、
いずれかの鍵が操作されてキースイツチ２０４ａ
〜２０４ｎ（第６図）のいずれか（１個または複
数個）がオンされていると、このオンされたキー
スイツチ２０４を介して対応するブロツク配線２
０５の浮遊容量Ｃbが充電される。この結果、オ
ンされたキースイツチ２０４が属するブロツクの
ブロツク入出力兼用端子（２００ａ〜２００ｆ）
が“１”となり該ブロツク入出力兼用端子（２０
０ａ〜２００ｆ）に接続されているブロツク検出
回路２０１のアンドゲート２１１は、タイミング
信号２９Ｔの発生時に“１”信号を送出して、そ
のブロツクにおいてオン状態のキースイツチがあ
ることを示す。このアンドゲート２１１から出力
される“１”信号は、クロツク信号φA，φBで動
作する遅延フリツプフロツプ２１２において第１
〜第18多重チヤンネル時間遅延されてタイミング
信号３０Ｔに同期して出力される。遅延フリツプ
フロツプ２１２から“１”信号が出力されると、
インバータ２１３、アンドゲート２１４およびオ
アゲート２１５で構成される高ブロツク優先回路
によつて、遅延フリツプフロツプ２１２から
“１”信号が出力されたブロツク検出回路２０１
のうちで最も優先順位の高いブロツク検出回路２
０１（この実施例ではブロツク検出回路２０１
ａ，２０１ｂ，２０１ｃ，……２０１ｆの順であ
る）におけるアンドゲート２１４からのみ“１”
信号が出力される。 この場合、優先順位が下位のブロツク検出回路
２０１においては上位のブロツク検出回路２０１
の遅延フリツプフロツプ２１２から検出される
“１”信号がオアゲート２１５を介して高ブロツ
ク優先信号HBとしてインバータ２１３に入力さ
れるために、アンドゲート２１４が強制的に遮断
される。そして、アンドゲート２１４から“１”
信号を送出しているブロツク検出回路２０１はタ
イミング信号３０Ｔの発生時にアンドゲート２１
８の出力が“１”となり、このアンドゲート２１
８から出力される“１”信号でトランジスタ２２
０がオンとなる。また、アンドゲート２１４から
“０”信号を送出しているブロツク検出回路２０
１は、タイミング信号３０Ｔの発生時にアンドゲ
ート２１７から出力される“１”信号でトランジ
スタ２１９がオンとなる。この結果、トランジス
タ２２０がオンとなつたブロツク検出回路２０１
に接続されているブロツク入出力兼用端子（２０
０ａ〜２００ｆ）はアースに落とされて“０”レ
ベルとなり、これに伴なつて該ブロツクのオンし
ているキースイツチ２０４に対応するノート配線
２０８の浮遊容量Ｃoの電荷が放電され該ノート
配線２０８に接続されているノート入出力兼用端
子２０２も“０”レベルとなる。この結果、
“０”レベルになつたノート入出力兼用端子２０
２に接続されているノート検出回路２０３のイン
バータ２２５の出力のみが“１”となる。 このインバータ２２５の出力“１”はこのとき
タイミング信号３０Ｔが発生しているのでアンド
ゲート２２６を介して遅延フリツプフロツプ２２
７に入力され該遅延フリツプフロツプ２２７にお
いて遅延されて次のタイミング信号３１Ｔに同期
して出力される。遅延フリツプフロツプ２２７か
ら“１”信号が出力されると、インバータ２２
８、アンドゲート２２９、オアゲート２３０によ
つて構成される高ノート優先回路によつて、遅延
フリツプフロツプ２２７から“１”信号が出力さ
れたノート検出回路２０３のうちで最も優先順位
の高いノート検出回路２０３（この実施例ではノ
ート検出回路２０３ａ，２０３ｂ，２０３ｃ，…
…２０３ｇの順である）におけるアンドゲート２
２９のみから“１”信号が出力される。この場
合、優先順位が下位のノート検出回路２０３にお
いては、上位のノート検出回路２０３のオアゲー
ト２３０から出力される高ノート優先信号HN
（“１”）によつてアンドゲート２２９が強制的に
不動作とされる。このようにして単一のノート検
出回路２０３から出力される“１”信号はオアゲ
ート２３１〜２３３を介してコード化されノート
コードSNCのビツトSN1〜SN3としてタイミング
信号３１Ｔに同期して出力される。 一方、前述したように単一のブロツク検出回路
２０１からタイミング信号３０Ｔに同期して出力
される“１”信号はオアゲート２２１〜２２３を
介してコード化され、さらにクロツク信号φA，
φBによつて駆動される遅延フリツプフロツプ２
３４〜２３６に入力され遅延されたタイミング信
号３１Ｔに同期して該遅延フリツプフロツプ２３
４〜２３６からノートコードSNCのビツトSN4お
よびブロツクコードSB1，SB2として出力され
る。なお、CLノート検出時、すなわち最低オク
ターブのＣ音の鍵（C3）が押鍵されて対応するキ
ースイツチ２０４ｎがオンしてノート検出回路２
０３ｇから“１”信号が出力された場合には第４
表および第５表に示すようにブロツクコード
SB1，SB2を“00”とし、ノートコードSN1〜SN4
を“1111”とする必要がある。このために遅延フ
リツプフロツプ２３４，２３５の出力側にオアゲ
ート２３７、アンドゲート２３９を設け、ノート
検出回路２０３ｇの出力信号をオアゲート２３７
に入力するとともに、インバータ２３８を介して
アンドゲート２３９に入力している。 このようにして、SK押鍵検出回路２ａから
は、ソロ鍵盤１ａにおいて押下されている鍵のう
ち最も音高の高い鍵に対応する単一のキーコード
SKC（ブロツクコードSB1，SB2およびノートコ
ードSN1〜SN4からなる）がタイミング信号３１
Ｔの発生に同期して出力される。 なお、PK押鍵検出回路２ｄも第５図に示しSK
押鍵検出回路２ａに準じて構成することができる
ものであるが、その説明は省略する。 キーコード変換回路７ａ、第１最高音検出回
路７ｂ 第７図は第１図に示すキーコード変換回路７ａ
と第１最高音検出回路７ｂの具体的な実施例を示
す回路図であつて、第１図に示す発音割当て部４
からクロツク信号φ１に同期して出力される第７
表に示した４ビツトの多重データMD（MD1〜
MD4）は、クロツク信号φ１，φ２（第３図ａ，
ｂ）によつて駆動される遅延フリツプフロツプ７
００ａ〜７００ｄに入力され、１ビツトタイム遅
延されて出力される。 各遅延フリツプフロツプ７００ａ〜７００ｄか
ら出力される遅延された多重データMDの各ビツ
ト信号MD1〜MD4はアンドゲート７０１に入力さ
れて同期データ“1111”が検出され、このアンド
ゲート７０１の出力“１”がデータ多重回路４ｂ
から出力される多重データMDのスタート部分を
示す同期信号SYとして第２図のタイミング信号
発生部９に供給される。また、各遅延フリツプフ
ロツプ７００ａ〜７００ｄから出力される多重デ
ータMDの各ビツト信号MD1〜MD4はラツチ回路
７０３の入力端子IN1〜IN4に入力されるととも
に、クロツク信号φ１，φ２によつて駆動される
駆動フリツプフロツプ７０２ａ〜７０２ｄに入力
される。遅延フリツプフロツプ７０２ａ〜７０２
ｄは入力された各ビツト信号MD1〜MD4を１ビツ
トタイム遅延してラツチ回路７０３の入力端子
IN5〜IN8に加える。 ラツチ回路７０３のストローブ端子Ｓにはタイ
ミング信号３Ｙ３Ｓ（第３図ｇ）が入力されてお
り、タイミング信号３Ｙ３Ｓが発生したときその
各入力端子IN1〜IN8に入力されている信号をラツ
チする。この場合、タイミング信号３Ｙ３Ｓは、
タイミング信号発生部９（第２図）の説明におい
て詳記したように、第７表に示す各多重チヤンネ
ル時間の第３ステートのタイミングを表わすタイ
ミング信号３Ｙ３（第３図ｅ）の立上りを微分し
た状態の信号である。従つて、このタイミング信
号３Ｙ３Ｓの発生時においては、遅延フリツプフ
ロツプ７００ａ〜７００ｂから第７表に示す各多
重チヤンネル時間の第３ステートにおけるビツト
信号MD1〜MD4、すなわちノートコードN1〜N4
が出力されており、また遅延フリツプフロツプ７
０２ａ〜７０２ｄからは遅延フリツプフロツプ７
００ａ〜７００ｄの出力を１ビツトタイム遅延し
た多重チヤンネル時間の第２ステートにおけるビ
ツト信号MD1〜MD4、すなわちブロツクコードB1
〜B3およびキーオン信号KONが出力されてい
る。この結果、ラツチ回路７０３をタイミング信
号３Ｙ３Ｓによりラツチするとその出力端子
OUT1〜OUT8からはノートコードN1〜N4、ブロ
ツクコードB1〜B3、キーオン信号KONがそれぞ
れ出力される。このようにラツチ回路７０３から
はタイミング信号３Ｙ３Ｓの発生毎に各発音チヤ
ンネルのノートコードN1〜N4、ブロツクコード
B1〜B3およびキーオン信号KONが順次並列的に
取り出されるものである。 従つて、遅延フリツプフロツプ７００ａ〜７０
０ｄ，７０２ａ〜７０２ｄ、アンドゲート７０１
およびラツチ回路７０３は、多重データMD
（MD1〜MD4）として時分割多重化されて送られて
くる同期データおよび各発音チヤンネルのノート
コードN1〜N4、ブロツクコードB1〜B3、キーオ
ン信号KONを復調する復調回路を構成している
ことになる。 一方、カプラ鍵盤選択スイツチ部７ｆのUK選
択スイツチUCS，LK選択スイツチLCS，PK選択
スイツチPCSの各出力信号は、それぞれ遅延フリ
ツプフロツプ７０４ａ〜７０４ｃにタイミング信
号1.5Y３（第３図ｈ）のタイミングで取込ま
れ、タイミング信号３Ｙ３（第３図ｅ）によつて
出力される。これは、各選択スイツチUSC，
LCS，PCSによつて発生するチヤツタリングの影
響を後続の回路に与えないようにするために行な
われているものである。そして、遅延フリツプフ
ロツプ７０４ａの出力信号は、アンドゲート７０
５において第２図のタイミング信号発生部９から
出力されるタイミング信号UKT（第４図ｅ）と
遅延フリツプフロツプ７０４ｃの出力を反転する
インバータ７０６の出力とのアンド条件が求めら
れ、アンドゲート７０５からはUK選択スイツチ
UCSのオン時に、上鍵盤用の発音チヤンネルの
データ（キーコードUKCおよびキーオン信号
KON）を復調して送出する期間（第８表の第２
〜第８チヤンネル時間）を示すタイミング信号
UKTの発生期間においてのみ“１”となるUK選
択信号UTが出力される。また、遅延フリツプフ
ロツプ７０４ｂの出力信号は、アンドゲート７０
７においてタイミング信号LKT（第４図ｆ）と
インバータ７０６の出力信号とのアンド条件が求
められ、アンドゲート７０７からはLK選択スイ
ツチLCSのオン時に下鍵盤用の発音チヤンネルの
データ（キーコードLKCおよびキーオン信号
KON）を復調して送出する期間（第８表の第９
〜第15多重チヤンネル時間）を示すタイミング信
号LKTの発生期間においてのみ“１”となるLK
選択信号LTが出力される。 アンドゲート７０５および７０７から出力され
るUK選択信号UTおよびLK選択信号LTはオアゲ
ート７０８を介してULK選択信号ULTとして出
力される。更に、遅延フリツプフロツプ７０４ｃ
の出力信号は、PK選択スイツチPCSのオン時に
PK選択信号PTとして出力される。この場合、
PK選択信号PTが出力されると、このPK選択信
号PTを反転するインバータ７０６の出力が
“０”となるために、アンドゲート７０５，７０
７は強制的に不動作とされてULK選択信号ULT
は発生されずPK選択信号PTを優先している。こ
れは、この実施例において鍵盤間カプラとしてペ
タル鍵盤を上鍵盤および下鍵盤より優先させてい
るためである。 一方、ラツチ回路７０３の出力側には、ノート
コードのビツトN1，N2を反転するインバータ７
０９，７１０が設けられており、アンドゲート７
１１はインバータ７０９，７１０の出力1，2
とラツチ回路７０３から出力されるノートコード
のビツトN3，N4とのアンド条件を求めることに
よつて第３表に示す音名ＣのノートコードN4〜
N1（“1100”）を検出してＣノート検出信号CKを
出力する。アンドゲート７１１からＣノート検出
信号CKが出力されると、このＣノート検出信号
CKを入力するオアゲート７１２，７１３の出力
が“１”となつて第３表に示すＣ音のノートコー
ドN4〜N1“1100”が本来のＣ音ノートコードN4
〜N1“1111”にコード変換される。 なお、インバータ７０９，７１０、アンドゲー
ト７１１、オアゲート７１２，７１３は第３表に
示すUK，LK，PK用のノートコードN1〜N4を第
５表に示すSK用のノートコードSN1〜SN4に変換
するノートコード変換回路を構成していることに
なる。 ラツチ回路７０３から出力されるブロツクコー
ドのビツトB2，B3を入力とする排他オアゲート
７１４の出力は、アンドゲート７１５においてオ
アゲート７０８から出力されるULK選択信号
ULTとのアンド条件が求められる。また、排他
オアゲーート７１６は、ラツチ回路７０３から出
力されるブロツクコードのビツトB2とアンドゲ
ート７１５の出力とを入力とし、その出力を変換
ブロツクコードのビツトB′2として出力してい
る。なお、ブロツクコードのビツトB1はそのま
ま変換ブロツクコードのビツトB′1となる。この
ような構成において、ULK選択信号ULTの発生
時に、ブロツクコードB3〜B1が“010”となる
と、排他オアゲート７１４の出力が“１”とな
り、これに伴なつてアンドゲート７１５の出力も
“１”となる。この結果、排他オアゲート７１６
の出力は“０”となり、変換ブロツクコード
B′2，B′1は“00”となる。また、ブロツクコード
B3〜B1が例えば“100”になると、排他オアゲー
ト７１４の出力が“１”となり、これに伴なつて
アンドゲート７１５の出力も“１”となるが、排
他オアゲート７１６の他方の入力は“０”である
ために、排他オアゲート７１６から出力される変
換ブロツクコードのビツトB′2は“１”となる。 従つて、変換ブロツクコードB′2，B′1は“10”
となる。このULK選択信号ULTの発生時におけ
るブロツクコードB1〜B3の変換の様子をまとめ
て第９表に示す。
【表】
このようにして、ブロツクコードB1〜B3が上
鍵盤または下鍵盤用のものである場合には第９表
に示したようなブロツクコードB′1，B′2に変更さ
れる。この場合、ブロツクコードB1〜B3が第９
表のＢ欄に示す内容のとき（音域Ｃ#３〜C6を
表わすとき）には、第４表に示したソロ鍵盤用の
ブロツクコードSB1，SB2と同一内容の変更ブロ
ツクコードB′1，B′2に変換される。 また、キーコード変換回路７ａは、PK選択信
号PTが発生してULK選択信号ULTが発生してい
ない時にはアンドゲート７１５の出力が常に
“０”となるためブロツクコードB1〜B3の下位２
ビツトB1，B2がそのまま変換ブロツクコード
B′1，B′2となる。このPK選択信号PTの発生時に
おけるブロツクコードB1〜B3の変換の様子を第
10表に示す。
鍵盤または下鍵盤用のものである場合には第９表
に示したようなブロツクコードB′1，B′2に変更さ
れる。この場合、ブロツクコードB1〜B3が第９
表のＢ欄に示す内容のとき（音域Ｃ#３〜C6を
表わすとき）には、第４表に示したソロ鍵盤用の
ブロツクコードSB1，SB2と同一内容の変更ブロ
ツクコードB′1，B′2に変換される。 また、キーコード変換回路７ａは、PK選択信
号PTが発生してULK選択信号ULTが発生してい
ない時にはアンドゲート７１５の出力が常に
“０”となるためブロツクコードB1〜B3の下位２
ビツトB1，B2がそのまま変換ブロツクコード
B′1，B′2となる。このPK選択信号PTの発生時に
おけるブロツクコードB1〜B3の変換の様子を第
10表に示す。
【表】
このようにして、ブロツクコードB1〜B3がペ
タル鍵盤用のものである場合には第10表に示した
ようなブロツクコードB′1，B′2に変換される。 この場合、変換ブロツクコードB′1，B′2を第４
表に示したソロ鍵盤用のブロツクコードSB1，
SB2と対応させると、ペタル鍵盤のオクターブ音
域を３オクターブ上昇した状態となる。換言すれ
ば、ペタル鍵盤用のブロツクコードB1〜B3の内
容（オクターブ音域を表わす）を３オクターブ上
げてソロ鍵盤用のブロツクコードSB1，SB2に一
致した変更ブロツクコードB′1，B′2に変更された
ことになる。 なお、排他オアゲート７１４，７１６およびア
ンドゲート７１５は、ブロツクコードB1〜B3を
ソロ鍵盤用のブロツクコードSB1，SB2に対応し
たブロツクコードB′1，B′2に変換するブロツクコ
ード変換回路を構成していることになる。 以上の説明が発音割当て部４から多重データ
MDとして送られてくる上鍵盤、下鍵盤またはペ
タル鍵盤のキーコードKC、すなわちブロツクコ
ードB1〜B3およびノートコードN1〜N4をソロ鍵
盤用のブロツクコードSB1，SB2およびノートコ
ードSN1〜SN4に一致したブロツクコードB′1，
B′2およびノートコードN′1〜N′4のキーコード
KC′に変換するキーコード変換回路７ａの説明で
ある。 次に、第７図に示す第１最高音検出回路７ｂに
ついて説明する。第１最高音検出回路７ｂは、キ
ーコード変換回路７ａから出力される変換ノート
コードN′1〜N′4および変換ブロツクコードB′1，
B′2をそれぞれ入力して記憶するレジスタ７１８
ａ〜７１８ｆを有する。この場合、各レジスタ７
１８ａ〜７１８ｆは、入力信号（ノートコード
N′1〜N′4およびブロツクコードB′1，B′2のいずれ
か）を後述するオアゲート７１９から出力される
書込信号RPによつて取込むアンドゲート７２０
と、アンドゲート７２０の出力を遅延フリツプフ
ロツプ７２１に供給するオアゲート７２２と、遅
延フリツプフロツプ７２１の出力を後述するノア
ゲート７２３から出力される記憶信号MPによつ
て取込み、オアゲート７２２を介して遅延フリツ
プフロツプ７２１に帰還するアンドゲート７２４
とによつて構成されている。そして、遅延フリツ
プフロツプ７２１は、タイミング信号1.5Y３
（第３図ｈ）によつて入力信号の取込を行ない、
タイミング信号３Ｙ３（第３図ｅ）によつて取出
を行なつているために、各レジスタ７１８ａ〜７
１８ｆからは各チヤンネル時間の第３ステート
（第８表）に同期して出力が送出されることにな
る。また、この第１最高音検出回路７ｂは、各レ
ジスタ７１８ａ〜７１８ｆに入力する変換キーコ
ードKC′（N′1〜N′4，B′1〜B′2）をＡ入力とし、各
レジスタ７１８ａ〜７１８ｆの出力をＢ入力とす
る比較器７２５を有し、この比較器７２５はＡ入
力がＢ入力よりも大なる場合のみ比較出力COを
出力するように構成されている。アンドゲート７
２６は比較出力CO、アンドゲート７１１から出
力されるＣノート検出信号CKと変換ブロツクコ
ードB′1，B′2を入力とするオアゲート７１７の出
力、アンドゲート７１５の出力、キーオン信号
KONとのアンド条件を求めてULK選択信号ULT
の発生時における前記書込信号RPをオアゲート
７１９を介して出力する。またアンドゲート７２
７はオアゲート７１７の出力、キーオンKON、
PK選択信号PT、タイミング信号t11のアンド条件
を求めてPK選択信号PTの発生時における前記書
込信号RPをオアゲート７１９を介して出力す
る。ノアゲート７２３はオアゲート７１９の出力
（書込信号RP）、タイミング信号t1およびアニシ
アルクリア信号ICを入力し、これら各信号RP，
t1，ICがすべて“０”であるとき前記記憶信号
MPを出力する。 このように構成された第１最高音検出回路７ｂ
において、各レジスタ７１８ａ〜７１８ｆの内容
は電源投入時に発生されるイニシアルクリア信号
ICによつてクリアされる。また、第１チヤンネ
ル時間に発生されるタイミング信号t1（第３図
ｄ）が供給される毎にノアゲート７２３から出力
される記憶信号MPが“０”となつて、各レジス
タ７１８ａ〜７１８ｆの各アンドゲート７２４を
不動作にし、遅延フリツプフロツプ７２１の出力
の帰還を阻止して記憶内容をすべてクリアする。 次に、オアゲート７０８からULK選択信号
ULTが発生されている状態の動作を説明する。
ULK選択信号ULTが発生されている状態におい
てはキーコード変換回路７ａから出力される変換
キーコードKC′（ブロツクコードB′1，B′2および
変換ノートコードN′1〜N′4）は上鍵盤または下鍵
盤のキーコードKC（ブロツクコードB1〜B3およ
びノートコードN1〜N4）を変換したものである。
この場合、変換キーコードKC′（B′1，B′2，N′1〜
N′4）の内容はキーコードKC（B1〜B3，N1〜N4）
が音域C1〜C6を表わすものであるためこれに対
応して音域C1〜C6を含んでいる。しかし、これ
では第４表に示すソロ鍵盤の音域C3〜C6以外の
音域C1〜B2を含むことになり後述するソロ鍵盤
用のキーコードSKCとの比較に際し不都合が生
じる。このため、変換キーコードKC′（B′1，
B′2，N′1〜N′4）を音域C3〜C6の範囲に限定する必
要がある。そして、この限定を行なうために前述
したオアゲート７１７の出力およびアンドゲート
７１５の出力が利用される。オアゲート７１７の
出力が“１”となるのは、変換ブロツクコードの
ビツトB′1またはB′2またはＣノート検出信号CK
のいずれかが“１”となつたときであり、これは
第９表および第３表から判るように音域Ｃ#１〜
C2（B′1が“１”となる）、Ｃ#３〜C4（B′1が
“１”となる）、Ｃ#４〜C5（B′2が“１”とな
る）およびC1，C3（CKが“１”となる）の場合
である。一方、アンドゲート７１５の出力が
“１”となるのは排他オアゲート７１４の入力で
あるブロツクコードのビツトB2，B3が“01”ま
たは“10”となつたときであり、これは音域Ｃ
#２〜C3，Ｃ#3C4，Ｃ#４〜C5およびＣ#５〜
C6の場合である。このオアゲート７１７および
アンドゲート７１５の各出力が“１”となる場合
の音域をまとめて第11表に示す。
タル鍵盤用のものである場合には第10表に示した
ようなブロツクコードB′1，B′2に変換される。 この場合、変換ブロツクコードB′1，B′2を第４
表に示したソロ鍵盤用のブロツクコードSB1，
SB2と対応させると、ペタル鍵盤のオクターブ音
域を３オクターブ上昇した状態となる。換言すれ
ば、ペタル鍵盤用のブロツクコードB1〜B3の内
容（オクターブ音域を表わす）を３オクターブ上
げてソロ鍵盤用のブロツクコードSB1，SB2に一
致した変更ブロツクコードB′1，B′2に変更された
ことになる。 なお、排他オアゲート７１４，７１６およびア
ンドゲート７１５は、ブロツクコードB1〜B3を
ソロ鍵盤用のブロツクコードSB1，SB2に対応し
たブロツクコードB′1，B′2に変換するブロツクコ
ード変換回路を構成していることになる。 以上の説明が発音割当て部４から多重データ
MDとして送られてくる上鍵盤、下鍵盤またはペ
タル鍵盤のキーコードKC、すなわちブロツクコ
ードB1〜B3およびノートコードN1〜N4をソロ鍵
盤用のブロツクコードSB1，SB2およびノートコ
ードSN1〜SN4に一致したブロツクコードB′1，
B′2およびノートコードN′1〜N′4のキーコード
KC′に変換するキーコード変換回路７ａの説明で
ある。 次に、第７図に示す第１最高音検出回路７ｂに
ついて説明する。第１最高音検出回路７ｂは、キ
ーコード変換回路７ａから出力される変換ノート
コードN′1〜N′4および変換ブロツクコードB′1，
B′2をそれぞれ入力して記憶するレジスタ７１８
ａ〜７１８ｆを有する。この場合、各レジスタ７
１８ａ〜７１８ｆは、入力信号（ノートコード
N′1〜N′4およびブロツクコードB′1，B′2のいずれ
か）を後述するオアゲート７１９から出力される
書込信号RPによつて取込むアンドゲート７２０
と、アンドゲート７２０の出力を遅延フリツプフ
ロツプ７２１に供給するオアゲート７２２と、遅
延フリツプフロツプ７２１の出力を後述するノア
ゲート７２３から出力される記憶信号MPによつ
て取込み、オアゲート７２２を介して遅延フリツ
プフロツプ７２１に帰還するアンドゲート７２４
とによつて構成されている。そして、遅延フリツ
プフロツプ７２１は、タイミング信号1.5Y３
（第３図ｈ）によつて入力信号の取込を行ない、
タイミング信号３Ｙ３（第３図ｅ）によつて取出
を行なつているために、各レジスタ７１８ａ〜７
１８ｆからは各チヤンネル時間の第３ステート
（第８表）に同期して出力が送出されることにな
る。また、この第１最高音検出回路７ｂは、各レ
ジスタ７１８ａ〜７１８ｆに入力する変換キーコ
ードKC′（N′1〜N′4，B′1〜B′2）をＡ入力とし、各
レジスタ７１８ａ〜７１８ｆの出力をＢ入力とす
る比較器７２５を有し、この比較器７２５はＡ入
力がＢ入力よりも大なる場合のみ比較出力COを
出力するように構成されている。アンドゲート７
２６は比較出力CO、アンドゲート７１１から出
力されるＣノート検出信号CKと変換ブロツクコ
ードB′1，B′2を入力とするオアゲート７１７の出
力、アンドゲート７１５の出力、キーオン信号
KONとのアンド条件を求めてULK選択信号ULT
の発生時における前記書込信号RPをオアゲート
７１９を介して出力する。またアンドゲート７２
７はオアゲート７１７の出力、キーオンKON、
PK選択信号PT、タイミング信号t11のアンド条件
を求めてPK選択信号PTの発生時における前記書
込信号RPをオアゲート７１９を介して出力す
る。ノアゲート７２３はオアゲート７１９の出力
（書込信号RP）、タイミング信号t1およびアニシ
アルクリア信号ICを入力し、これら各信号RP，
t1，ICがすべて“０”であるとき前記記憶信号
MPを出力する。 このように構成された第１最高音検出回路７ｂ
において、各レジスタ７１８ａ〜７１８ｆの内容
は電源投入時に発生されるイニシアルクリア信号
ICによつてクリアされる。また、第１チヤンネ
ル時間に発生されるタイミング信号t1（第３図
ｄ）が供給される毎にノアゲート７２３から出力
される記憶信号MPが“０”となつて、各レジス
タ７１８ａ〜７１８ｆの各アンドゲート７２４を
不動作にし、遅延フリツプフロツプ７２１の出力
の帰還を阻止して記憶内容をすべてクリアする。 次に、オアゲート７０８からULK選択信号
ULTが発生されている状態の動作を説明する。
ULK選択信号ULTが発生されている状態におい
てはキーコード変換回路７ａから出力される変換
キーコードKC′（ブロツクコードB′1，B′2および
変換ノートコードN′1〜N′4）は上鍵盤または下鍵
盤のキーコードKC（ブロツクコードB1〜B3およ
びノートコードN1〜N4）を変換したものである。
この場合、変換キーコードKC′（B′1，B′2，N′1〜
N′4）の内容はキーコードKC（B1〜B3，N1〜N4）
が音域C1〜C6を表わすものであるためこれに対
応して音域C1〜C6を含んでいる。しかし、これ
では第４表に示すソロ鍵盤の音域C3〜C6以外の
音域C1〜B2を含むことになり後述するソロ鍵盤
用のキーコードSKCとの比較に際し不都合が生
じる。このため、変換キーコードKC′（B′1，
B′2，N′1〜N′4）を音域C3〜C6の範囲に限定する必
要がある。そして、この限定を行なうために前述
したオアゲート７１７の出力およびアンドゲート
７１５の出力が利用される。オアゲート７１７の
出力が“１”となるのは、変換ブロツクコードの
ビツトB′1またはB′2またはＣノート検出信号CK
のいずれかが“１”となつたときであり、これは
第９表および第３表から判るように音域Ｃ#１〜
C2（B′1が“１”となる）、Ｃ#３〜C4（B′1が
“１”となる）、Ｃ#４〜C5（B′2が“１”とな
る）およびC1，C3（CKが“１”となる）の場合
である。一方、アンドゲート７１５の出力が
“１”となるのは排他オアゲート７１４の入力で
あるブロツクコードのビツトB2，B3が“01”ま
たは“10”となつたときであり、これは音域Ｃ
#２〜C3，Ｃ#3C4，Ｃ#４〜C5およびＣ#５〜
C6の場合である。このオアゲート７１７および
アンドゲート７１５の各出力が“１”となる場合
の音域をまとめて第11表に示す。
【表】
従つて、オアゲート７１７およびアンドゲート
７１５の出力がともに“１”となるのは音域C3
〜C6の場合だけである（第11表において〓〓で
囲んだ部分）。このようにして、ソロ鍵盤の音域
C3〜C6に一致する変換キーコードKC′（B′1，
B′2，N′1〜N′4）を検出することができる。 （ULK選択信号ULTの発生時における書込信号
RPの発生） この場合の書込信号RPはアンドゲート７２６
から発生される。アンドゲート７２６には前述し
たように比較器７２５の比較出力CO、オアゲー
ト７１７の出力、アンドゲート７１５の出力およ
びキーオン信号KONが入力される。したがつて
アンドゲート７２６は、 キーコード変換回路７ａから出力される変換
キーコードKC′（B′1，B′2，N′1〜N′4）が音域C3
〜C6の範囲であり、 該変換キーコードKC′に変換されたキーコー
ドKCに対応する鍵が現在押鍵されており
（KON＝“１”）、 該変換キーコードKC′がレジスタ７１８ａ〜
７１８ｆに記憶されているキーコードよりも高
い音高である（CO＝“１”）、 の条件が成立したとき書込信号RPを発生してレ
ジスタ７１８ａ〜７１８ｆをクリアする（記憶信
号MPを“０”にする）とともに、上記の新たな
音高の高い変換キーコードKC′を書込む。なお、
この場合、書込信号RPが発生しなかつたとき
（上記〜の条件が成立しなかつたとき）は記
憶信号MPが“１”を維持しレジスタ７１８ａ〜
７１８ｆの記憶を保持させる。 このような動作が第２〜第15の各チヤンネル時
間において実行され、そして第15チヤンネル時間
における上記動作の完了時点ではレジスタ７１８
ａ〜７１８ｆに上鍵盤または下鍵盤に関するもの
でかつソロ鍵盤の音域（C3〜C6）に対応する変換
キーコードKC′（B′1，B′2，N′1〜N′4）のうち音高
の最も高いもの（最大値）が記憶されていること
になる。この記憶は次の第１チヤンネル時間に同
期してタイミング信号t1（第４図ｄ）が発生する
まで保持されタイミング信号t1の発生に伴いクリ
アされる。 レジスタ７１８ａ〜７１８ｆに記憶された最大
値の変換キーコードKC′は第１チヤンネル時間の
立上りに同期して発生されるタイミング信号TIS
（第４図ｃ）によりラツチ回路７２８にラツチさ
れる。 ラツチ回路７２８にラツチされた変換キーコー
ドKC′（ブロツクコードB′1，B′2、ノートコード
N′1〜N′4）はそれぞれクロツク信号φA，φB（第
４図ａ，ｂ）で駆動される遅延フリツプフロツプ
７２９ａ〜７２９ｆに入力され第１〜第18チヤン
ネル時間の１周期分遅延されて出力される。遅延
フリツプフロツプ７２９ａ〜７２９ｆの出力はタ
イミング信号OT（第２図に示すタイミング信号
発生部９から発生される）によつて動作可能とな
るアンドゲート７３０ａ〜７３０ｆを介してカプ
ラキーコードCKCとして取出され第２最高音検
出回路７ｃに供給される。 （PK選択信号PT発生時における書込信号RPの発
生） PK選択スイツチPCSが投入（オン）されてPK
選択信号PTが発生している場合にはアンドゲー
ト７２７が動作して該アンドゲート７２７から書
込信号RPが発生される。アンドゲート７２７に
はPK選択信号PTの他にオアゲート７１７の出
力、キーオン信号KONおよびタイミング信号t1が
入力される。タイミング信号t1（第４図ｄ）は前
述したように第１チヤンネル時間に同期して発生
される信号であり、この信号t1の発生タイミング
（すなわち第１チヤンネル時間）は第８表からも
明らかなようにペタル鍵盤のチヤンネルになつて
おり、したがつてラツチ回路７０３にはペタル鍵
盤に関するキーコードKC（PKC）およびキーオ
ン信号KONがラツチされる。この結果タイミン
グ信号t1の発生時にキーコード変換回路７ａから
出力される変換キーコードKC′（B′1，B′2，N′1〜
N′4）はペタル鍵盤のキーコードKC（B1〜B3，N1
〜N4）を変換したものとなつている。この場合の
変換キーコードKC′のブロツクコードB′1，B′2の
内容は第９表に示したとおりであり、このためオ
アゲート７１７からはキーコードKC′のすべての
各内容に対し出力“１”が送出される。 したがつて、アンドゲート７２７はキーコード
変換回路７ａからペタル鍵盤に関する変換キーコ
ードKC′が出力されたとき、すなわちタイミング
信号t1の発生時（第１チヤンネル時間）におい
て、キーオン信号KONが“１”であることを条
件に書込信号RP（“１”）を出力する。この結
果、レジスタ７１８ａ〜７１８ｆにはペタル鍵盤
の変換キーコードKC′（B′1，B′2，N′1〜N′4）が書
込まれる。すなわち、ペタル鍵盤に関しては発音
チヤンネルが１チヤンネルのみであるので、第１
最高音検出回路７ｂは前述したULK選択信号
ULTの発生時のような最高音検出動作はせず、
ペタル鍵盤の変換キーコードKC′が発生したらそ
れを無条件にレジスタ７１８ａ〜７１８ｆに書込
んでいる。レジスタ７１８ａ〜７１８ｆに書込ま
れたペタル鍵盤の変換キーコードKC′は前述した
場合と同様にラツチ回路７２８、遅延フリツプフ
ロツプ７２９ｆ、アンドゲート７３０ａ〜７３０
ｆを介してカプラキーコードCKCとして取出さ
れる。 以上のようにして、第１最高音検出回路７ｂか
らは、ULK選択信号ULTの発生時（UK選択スイ
ツチUSCまたはLK選択スイツチLCSがオンされ
たとき）には上鍵盤または下鍵盤に関するもので
かつソロ鍵盤の音域（C3〜C6）に対応する変換キ
ーコードKC′のうち音高の最も高いものがカプラ
キーコードCKCとして出力され、またPK選択信
号PTの発生時（PK選択スイツチPCSがオンされ
たとき）にはペタル鍵盤の変換キーコードKC′が
そのままカプラキーコードCKCとして出力され
る。この場合、カプラキーコードCKC（変換キ
ーコードKC′）の内容は前述したようにソロ鍵盤
のキーコードSKCと全く同一内容となつてい
る。 第２最高音検出回路７ｃ 第８図は第１図に示した第２最高音検出回路７
ｃの具体例を示す回路図である。この第２最高音
検出回路７ｃは、SK押鍵検出回路２ａ（第５
図）から出力されるソロ鍵盤のキーコードSKC
（ブロツクコードSB1，SB2とノートコードSN1〜
SN4）をクロツク信号φA（第４図ａ）で取込み、
クロツク信号φB（第４図ｂ）で取出すことによ
り、第７図に示す第１最高音検出回路７ｂからタ
イミング信号OTに同期して出力されるカプラキ
ーコードCKCとタイミングを合せるための遅延
フリツプフロツプ７５０ａ〜７５０ｆを有する。
比較器７５１はＡ入力に第７図の第１最高音検出
回路７ｂから供給されるカプラキーコードCKC
とＢ入力に遅延フリツプフロツプ７５０ａ〜７５
０ｆから供給されるソロ鍵盤のキーコードSKC
とを比較し、Ａ入力がＢ入力よりも大なる場合
（Ａ＞Ｂ）のみ“１”信号の比較出力COを出力す
る。アンドゲート７５３はタイミング信号OTと
オアゲート７５２から出力される比較出力COと
のアンド条件を検出しており、アンドゲート７５
４はタイミング信号OTとオアゲート７５２から
出力される比較出力COを反転するインバータ７
５５の出力とのアンド条件を求めている。従つ
て、アンドゲート７５３からは、カプラキーコー
ドCKCがキーコードSKCよりも大きな値（音高
が高い）の場合のみタイミング信号OTに同期し
て“１”信号が出力され、カプラキーコード
CKCがキーコードSKCと等しいかあるいは小さ
な値（音高が同じまたは低い）の場合にはアンド
ゲート７５４からタイミング信号OTに同期して
“１”信号が出力されることになる。また、比較
器７５１のＡ，Ｂ入力にそれぞれ供給されるカプ
ラキーコードCKC（ブロツクコードB′1，B′2、ノ
ートコードN′1〜N′4）およびソロ鍵盤のキーコー
ドSKC（ブロツクコードSB1，SB2、ノートコー
ドSN1〜SN2）は、各ビツト毎に設けられた入力選
択回路７５６ａ〜７５６ｆのＸ入力端およびＹ入
力端にそれぞれ供給されている。ここで各入力選
択回路７５６ａ〜７５６ｆ（回路７５６ａ，７５
６ｆについてのみ詳細を示す）は、アンドゲート
７５３の出力“１”によつてＸ入力端の信号を取
込むアンドゲート７５７と、アンドゲート７５４
の出力“１”によつてＹ入力端の信号を取込むア
ンドゲート７５８と、アンドゲート７５７，７５
８の出力を出力端Ｚに送出するオアゲート７５９
とから構成されている。従つて、各入力選択回路
７５６ａ〜７５６ｆはアンドゲート７５３の出力
が“１”である場合、つまりカプラキーコード
CKCがソロ鍵盤のキーコードSKCより大の場合
にはＸ入力端に供給されるカプラキーコード
CKCをアンドゲート７５７およびオアゲート７
５９を介して出力端Ｚに送出する。また、アンド
ゲート７５４の出力が“１”である場合、つまり
キーコードSKCが大の場合にはＹ入力端に供給
されるソロ鍵盤のキーコードSKCをアンドゲー
ト７５８およびオアゲート７５９を介して出力端
Ｚに送出する。 従つて、入力選択回路７５６ａ〜７５６ｆから
は、カプラキーコードCKCおよびソロ鍵盤のキ
ーコードSKCのうち、音高の高い方のキーコー
ド（CKCまたはSKC）がキーコードMKC（ブロ
ツクコードMB1，MB2、ノートコードMN1〜
MN4）としてタイミング信号OTの発生時において
出力されることになる。 なお、以上の説明は第７図に示すキーコード変
換回路７ａからULK選択信号ULTが発生されて
いる場合における最高音検出動作であるが、PK
選択信号PTが発生された場合には、このPK選択
信号PTがオアゲート７５２を介して出力される
ために、アンドゲート７５３はタイミング信号
OTの発生時に出力“１”を送出し、これによつ
て入力選択回路７５６ａ〜７５６ｆは常にペタル
鍵盤の変換キーコードKC′からなるカプラキーコ
ードCKCを選択してキーコードMKCとして出力
する。 キーコードメモリ７ｄ、キーオン検出回路７
ｅ 第９図は第１図に示したキーコードメモリ７ｄ
とキーオン検出回路７ｅの具体例を示す回路図で
ある。キーコードメモリ７ｄは第２最高音検出回
路７ｃから出力されるキーコードMKCのノート
コードMN1〜MN4およびブロツクコードMB1，
MB2をそれぞれ入力して記憶するメモリ回路７６
０ａ〜７６０ｆを有する。そして、この各メモリ
回路７６０ａ〜７６０ｆ（回路７６０ａ，７６０
ｆについてのみその詳細を図示する。）は入力信
号を取込むアンドゲート７６１と、アンドゲート
７６１を介して入力された信号をオアゲート７６
２を介してクロツク信号φA（第４図ａ）で取込
みクロツク信号φB（第４図ｂ）で出力する遅延
フリツプフロツプ７６３と、遅延フリツプフロツ
プ７６３の出力をオアゲート７６２を介して遅延
フリツプフロツプ７６３の入力側に帰還するアン
ドゲート７６４とからなる１ステージの循環型レ
ジスタによつて構成されている。また、各メモリ
回路７６０ａ〜７６０ｆには入力信号と遅延フリ
ツプフロツプ７６３の出力信号とを比較して両者
の不一致を検出する排他オアゲート７６５が設け
られている。以上がキーコードメモリ７ｄの構成
である。 次に、キーオン検出回路７ｅは、キーコードメ
モリ７ｄに入力されるキーコードMKCの各ビツ
トMN1〜MN4およびMB1，MB2を入力し、いずれ
かのビツトに“１”信号が存在している場合をキ
ーコードMKCの到来として“１”信号を出力す
るオアゲート７６７と、各メモリ回路７６０ａ〜
７６０ｆの各排他オアゲート７６５の出力とオア
ゲート７６７の出力を反転するインバータ７６８
の出力とを入力とするノアゲート７６９と、タイ
ミング信号OTの発生毎にノアゲート７６９の出
力を取込み、タイミング信号OTの発生毎に順次
シフトする３ステージのシフトレジスタ７７０
と、電源ＶDDとアース間に抵抗７７１を介して接
続され、かつシフトレジスタ７７０の第１ステー
ジ出力S1をゲート入力として反転キーオン信号
MKONを出力するトランジスタ７７２と、シフ
トレジスタ７７０の第３ステージ出力S3をインバ
ータ７７３で反転した信号とオアゲート７６７の
出力信号とを入力とし、その出力信号“１”を各
メモリ回路７６０ａ〜７６０ｆのアンドゲート７
６１に取込信号として供給するアンドゲート７７
４と、アンドゲート７７４の出力信号とイニシア
ルクリア信号ICを入力とし、その出力信号
“１”を各メモリ回路７６０ａ〜７６０ｆのアン
ドゲート７６４に保持用の信号として出力するノ
アゲート７７５とによつて構成されている。ま
た、前記シフトレジスタ７７０はレジスタ７７０
ａ〜７７０ｃが直列接続されて構成されており、
各レジスタ７７０ａ〜７７０ｃはタイミング信号
OTによつて信号を取込むアンドゲート７７６
と、アンドゲート７７６によつて取込まれた信号
をオアゲート７７７を介して入力し、クロツク信
号φA（第４図ａ）で取込み、クロツク信号φB
（第４図ｂ）で出力する遅延フリツプフロツプ７
７８と、タイミング信号OTとイニシアルクリア
信号ICとを入力とするノアゲート７７９の出力
信号“１”によつて遅延フリツプフロツプ７７８
の出力をオアゲート７７７を介して遅延フリツプ
フロツプ７７８の入力側に帰還するアンドゲート
７８０とから構成されている。 このように構成されたキーコードメモリ７ｄお
よびキーオン信号検出回路７ｅにおいて、第２最
高音検出回路７ｃ（第８図）からキーコード
MKCが出力されない状態においては、キーコー
ドMKCの到来を検出するオアゲート７６７の出
力が“０”となり、これに伴なつてインバータ７
６８の出力が“１”となる。この結果、ノアゲー
ト７６９の出力が“０”となるために、シフトレ
ジスタ７７０はこの“０”信号をタイミング信号
OTの発生毎に順次シフトしていることになり、
これに伴なつてシフトレジスタ７７０の第３ステ
ージの出力S3を反転するインバータ７７３は
“１”信号を出力し続けている。この状態におい
て、例えば第１０図ａに示す時点ＴAにおいて、
回路７ｃから前述したようにタイミング信号OT
のタイミングでキーコードMKCが出力される
と、キーオン検出回路７ｅのオアゲート７６７か
らキーコードMKCの到来を示す“１”信号が出
力される。一方、キーコードメモリ７ｄの各メモ
リ回路７６０ａ〜７６０ｆの排他オアゲート７６
５は、第２最高音検出回路７ｃから供給される出
力信号（キーコードMKCの各ビツトMN1〜
MN4，MB1，MB2）と、遅延フリツプフロツプ７
６３から出力されている信号とを比較し、これに
よつて同一キーコードMKCが所定時間以上連続
して供給されているかを検出する。 この場合においては、キーコードMKCの最初
の到来であるために、各メモリ回路７６０ａ〜７
６０ｆの排他オアゲート７６５のいずれかはその
出力が“１”となる。この結果、ノアゲート７６
９の出力は“０”状態を続けている。 一方、オアゲート７６７から“１”信号が出力
されると、インバータ７７３の出力が前述したよ
うに“１”信号となつているために、アンドゲー
ト７７４はオアゲート７６７の出力が“１”にな
るのと同時に取込信号としての“１”信号をキー
コードメモリ７ｄの各メモリ回路７６０ａ〜７６
０ｆを構成するアンドゲート７６１に供給する。
各アンドゲート７６１は取込信号の供給に伴なつ
て、第２最高音検出回路７ｃから出力されるキー
コードMKCの各ビツトMN1〜MN4およびMB1，
MB2をそれぞれ取込み、オアゲート７６２を介し
て遅延フリツプフロツプ７６３に供給する。各遅
延フリツプフロツプ７６３は、入力信号をクロツ
ク信号φAのタイミングで取込み、クロツク信号
φBのタイミングで出力することによつて遅延動
作を行なう。この場合、アンドゲート７７４が
“１”信号の取込信号を出力している期間におい
ては、ノアゲート７７５の出力信号が“０”とな
り、これに伴なつて各メモリ回路７６０ａ〜７６
０ｆのアンドゲート７６４は不動作となつて遅延
フリツプフロツプ７６３の出力がその入力側に帰
還するのを阻止しているため、入力キーコード
MKCの各ビツトMN1〜MN4，MB1，MB2がそれ
ぞれメモリ回路７６０ａ〜７６０ｆの遅延フリツ
プフロツプ７６３に確実に取込まれることにな
る。そして、タイミング信号OTの期間にのみ第
２最高音検出回路７ｃから出力されるキーコード
MKCがタイミング信号OTの期間以後において消
滅すると、キーコードMKCの到来を検出してい
るオアゲート７６７の出力信号が“０”となり、
これに伴なつてアンドゲート７７４から出力され
ていた取込信号が“０”となる。アンドゲート７
７４の出力が“０”になると、ノアゲート７７５
から出力される保持信号が“１”となる。このよ
うにして、ノアゲート７７５から保持信号“１”
が出力されると、各メモリ回路７６０ａ〜７６０
ｆのアンドゲート７６４が動作して遅延フリツプ
フロツプ７６３の出力信号をオアゲート７６２を
介して遅延フリツプフロツプ７６３の入力側に帰
還し、これによつて上述したタイミング信号OT
の発生時にアンドゲート７６１を介して遅延フリ
ツプフロツプ７６３に取込まれた入力信号（キー
コードMKC）が記憶保持される。この場合、各
メモリ回路７６０ａ〜７６０ｆに記憶が保持され
たキーコードMKCは、第１０図ｂに示すように
後述するキーコード・音高電圧変換回路８ａにお
いて対応する音高の音高電圧KVに変換される。
しかし、この時点においては、後述するようにキ
ーオン検出回路７ｅからは反転キーオン信号
MKON（“０”）は出力されていないために発音
は何ら行なわれない。 次に、第１０図の時点TBにおいてタイミング
信号OTが発生すると、これに伴なつて第２最高
音検出回路７ｃからキーコードMKCが再び出力
される。すると、オアゲート７６７がキーコード
MKCが到来したことを示す“１”信号を出力す
る。これにより、インバータ７６８の出力信号は
“０”となる。また、各メモリ回路７６０ａ〜７
６０ｆの排他オアゲート７６５は、新たに供給さ
れたキーコードMKCと記憶保持されて遅延フリ
ツプフロツプ７６３から出力されているキーコー
ドMKCとを各ビツト毎に比較し、両者が一致し
ている場合には“０”信号を出力する。各メモリ
回路７６０ａ〜７６０ｆの排他オアゲート７６５
の出力信号がすべて“０”になると、ノアゲート
７６９からシフトレジスタ７７０に出力する信号
が“１”となる。従つて、このノアゲート７６９
の出力信号“１”は、第２最高音検出回路７ｃか
ら供給されるキーコードMKCがタイミング信号
OTの次の周期（すなわち第１０図の時点TB）に
於いても同一内容のものであることを示すものと
なる。また、オアゲート７６７の出力信号が
“１”になると、アンドゲート７７４の出力が
“１”となつて取込信号が出力される。この取込
信号が出力されると、前述した場合と同様に各メ
モリ回路７６０ａ〜７６０ｆのアンドゲート７６
１は、入力キーコードMKCの各ビツトMN1〜
MN4，MB1，MB2を取込んで遅延フリツプフロツ
プ７６３に供給し、以後は前述したと同様にして
入力キーコードを保持する。 一方、ノアゲート７６９の出力信号が“１”に
なると、タイミング信号OTによつてシフトレジ
スタ７７０の第１ステージを構成するレジスタ７
７０ａのアンドゲート７７６がこの“１”信号を
取込んでオアゲート７７７を介して遅延フリツプ
フロツプ７７８に供給する。この遅延フリツプフ
ロツプ７７８は、タイミング信号φAによつてア
ンドゲート７７６の出力信号を取込み、クロツク
信号φBによつて第１０図ｃに示すように“１”
信号S1を送出する。この場合、タイミング信号
OTの終了後においては、次のタイミング信号
OTが発生する（第１０図の時点TC）までノア
ゲート７７９から出力される“１”信号によつて
レジスタ７７０ａのアンドゲート７８０が動作し
て遅延フリツプフロツプ７７８の出力信号を遅延
フリツプフロツプ７７８の入力側に帰還するため
に、上記“１”信号は遅延フリツプフロツプ７７
８、アンドゲート７８０、オアゲート７７７を介
して循環して記憶保持される。シフトレジスタ７
７０の第２ステージを構成するレジスタ７７０ｂ
は、第１ステージのレジスタ７７０ａの出力信号
S1を次のタイミング信号OTのタイミング（第１
０図の時点TC）で取込んで保持するためにその
出力信号S2は第１ステージの出力発生時（第１０
図ｃ）からタイミング信号OTの１周期に相当す
る時間τだけ遅れて第１０図ｄに示すように発生
する。また、シフトレジスタ７７０の第３ステー
ジを構成するレジスタ７７０ｃは、更に次のタイ
ミング信号OTのタイミング（第１０図の時点
TD）で第２ステージの出力信号S2を取込んで保
持するために、その出力信号S2は第２段目の出力
発生時（第１０図ｄ）からタイミング信号OTの
１周期に相当する時間τだけ遅れて第１０図ｅに
示すように発生する。そして、第１ステージを構
成するレジスタ７７０ａの出力信号S1は、トラン
ジスタ７７２のゲートに供給されてトランジスタ
７７２がオンされ、これに伴なつて第１０図ｆに
示すように反転キーオン信号MKONが“０”と
なる。 この反転キーオン信号MKONは第１図に示す
第２楽音信号発生部８のEG８ｅ，８ｆに供給さ
れてエンベロープ制御波形EW1，EW2の発生動
作を開始させ、これによつて楽音信号を発生させ
る。 以上の説明は、第２最高音検出回路７ｃからキ
ーコードMKCが送出されていない状態から、あ
るキーコードMKCの送出に切替つた場合におけ
るキーコードメモリ７ｄおよびキーオン検出回路
７ｅの動作であり、キーオン検出回路７ｅは第２
最高音検出回路７ｃからタイミング信号OTの発
生毎に供給されるキーコードMKCがタイミング
信号OTの１周期以上にわたつて同一内容である
ことを検出してキーコードメモリ７ｄに入力され
た信号が雑音信号ではなくて正規のキーコード
MKCであることを確認する。このキーコード
MKCの確認信号はノアゲート７６９から“１”
信号として出力されており、キーオン検出回路７
ｅはこのノアゲート７６９の出力信号をタイミン
グ信号OTの周期でシフトするシフトレジスタ７
７０に供給してシフトする。そして、このシフト
レジスタ７７０の第１ステージ出力S1に対応して
反転キーオン信号MKONを出力する。 従つて、キーオン検出回路７ｅは、第２最高音
検出回路７ｃからキーコードMKCが供給されて
からタイミング信号OTの略１周期後に反転キー
オン信号（“０”）が出力されることにな
る。 次に、ソロ鍵盤および上鍵盤または下鍵盤また
はペタル鍵盤において全ての鍵が離鍵され、第１
０図に示す時点TE以降におけるタイミング信号
OTのタイミングで第２最高音検出回路７ｃから
キーコードMKCが全て出力されなくなつた場合
を説明する。第１０図の時点TEにおいてキーコ
ードメモリ７ｄにはキーコードMKCが入力され
ないのでオアゲート７６７の出力は“０”となつ
たままでありインバータ７６８の出力は“１”と
なつたままである。したがつて、アンドゲート７
７４の出力は“０”のままで、各メモリ回路７６
０ａ〜７６０ｆの取込用アンドゲート７６１は動
作しない。一方、各メモリ回路７６０ａ〜７６０
ｆの保持用アンドゲート７６４はノアゲート７７
５の出力が“１”であるため動作しており遅延フ
リツプフロツプ７６３の出力を入力側に帰還して
その記憶を維持する。これによりキーコードメモ
リ７ｄから出力される記憶キーコードMKCは鍵
が全て離鍵されても何ら変更されず元のままであ
り、キーコード・音高電圧変換回路８ａから出力
される音高電圧KVもそのままである。 一方、時点TEにおいて上述したようにインバ
ータ７６８の出力は“１”となつているためノア
ゲート７６９の出力は“０”である。このためタ
イミング信号OTが発生してもシフトレジスタ７
７０の第１ステージのレジスタ７７０ａには
“１”信号は入力されず、またレジスタ７７０ａ
はタイミング信号OTの発生時にその記憶がクリ
アされる（保持用アンドゲート７８０が不動作と
なる）ので、レジスタ７７０の出力S1は第１０図
ｃに示すようにこの時点TE直後に“０”とな
る。これによりトランジスタ７７２はオフし反転
キーオン信号MKONが“１”となつて第２楽音
信号発生部８における楽音信号の発生はリリース
動作に移行する。 なお、この場合、キーコードメモリ７ｄにおい
ては離鍵後もキーコードMKCを記憶しているの
で発生楽音のリリース部分において音高が変わる
ようなことはない。 次に、第１１図ａに示すように、時点TEに於
いて第２最高音検出回路７ｃからタイミング信号
OTのタイミングで出力されるキーコードMKCが
他の音高を表わすキーコードMKCに変化する
と、例えば第２最高音検出回路７ｃから更に高音
のキーコードMKC′が出力されると、前述したと
同様にキーコードメモリ７ｄに記憶保持されてい
るキーコードMKCと新たなキーコードMKC′が
比較される。この場合、両者は不一致であるので
ノアゲート７６９から“０”信号が出力される。
このノアゲート７６９の出力信号“０”は、シフ
トレジスタ７７０に取込まれて第１ステージの出
力信号S1は第１１図ｃに示すように時点TF直後
に“０”となる。この結果、シフトレジスタ７７
０の第１ステージ出力S1をゲート入力とするトラ
ンジスタ７７２の出力側から送出される反転キー
オン信号MKONは“１”となり、これに伴なつ
て第２楽音信号発生部８のEG８ｅ，８ｆがリリ
ースのためのエンベロープ制御波形EW1，EW2
を送出して発生楽音信号を徐々に小さくする。こ
の場合、時点TF（キーコードMKCの変更時）に
おいてはシフトレジスタ７７０の第３ステージ出
力S3が第１１図ｅに示すように“１”であるため
に、インバータ７７３の出力は“０”となつてア
ンドゲート７７４から取込信号が送出されるのを
阻止しているために、キーコードメモリ７ｄには
先のキーコードMKCが保持し続けられている。
一方、シフトレジスタ７７０の第１ステージの出
力信号S1（“０”、第１１図ｃ）は次のタイミング
信号OTのタイミング（時点TG）で第２ステー
ジのレジスタ７７０ｂにシフトされてその出力信
号S2は第１１図ｄに示すように時点TG直後に
“０”になる。また、第２ステージのレジスタ７
７０ｂの出力信号S2は、更に次のタイミング信号
OTのタイミング（時点TH）において、第３ス
テージのレジスタ７７０ｃにシフトされてその出
力信号S3は第１１図ｅに示すように時点TH直後
に“０”となる。このようにして、第２最高音検
出回路７ｃから出力されるキーコードMKCが変
更されると、タイミング信号OTの３周期目にシ
フトレジスタ７７０の出力信号S3が第１１図ｅに
示すように“０”となる。この結果、インバータ
７７３の出力が“１”となつて次のタイミング信
号OTのタイミングにおいてアンドゲート７７４
からキーコードメモリ７ｄに取込信号を送出させ
る。従つて、キーコードメモリ７ｄにはキーコー
ドMKCの変更時からタイミング信号OTの４周期
目（時点TI）に始めて変更された新たなキーコ
ードMKCが記憶保持され、この記憶保持された
キーコードMKC′を対応する音高電圧に変換する
キーコード・音高電圧変換回路８ａからは、第１
１図ｂに示すように時点TIで音高電圧KV′が出力
される。また、キーコードMKC′がキーコードメ
モリ７ｄに記憶保持されると、次のタイミング信
号OTのタイミング（時点TJ）において第２最高
音検出回路７ｃから出力されるキーコード
MKC′と該記憶キーコードMKC′とが比較されて
一致するために、この時点においてノアゲート７
６９の出力が“１”となり、この“１”信号が時
点TJのタイミング信号OTの発生に同期してシフ
トレジスタ７７０に取込まれ、その第１ステージ
出力S1は第１１図ｃに示すように時点TJ直後に
“１”となる。第１ステージ出力S1が“１”にな
ると、トランジスタ７７２から反転キーオン信号
MKON（“０”）が出力されて第２楽音信号発生
部８からキーコードメモリ７ｄの出力キーコード
MKC′に対応した音高の楽音信号が発生される。 従つて、第２最高音検出回路７ｃから出力され
るキーコードMKCが変更された場合には反転キ
ーオン信号MKONが瞬時に“１”となり、タイ
ミング信号OTの５周期目から反転キーオン信号
MKONが再び“０”となり、変更されたキーコ
ードMKC′に対応した音高の楽音信号が発生され
ることになる。このように、第２最高音検出回路
７ｃから出力されるキーコードMKCが変更され
た場合に反転キーオン信号MKON（“０”）の発
生をタイミング信号OTの４周期間（時点TFか
ら時点TJ）にわたつて阻止する理由は、第２楽
音信号発生部８において、変更後のキーコード
MKC′に対応した楽音信号の発生に際して、始め
（アタツク部分）からエンベロープを付与するた
めにEG８ｅ，８ｆをリセツトする必要があり、
このEG８ｅ，８ｆのリセツト期間としてタイミ
ング信号OTの４周期間が必要となるためであ
る。 キーコード・音高電圧変換回路８ａ 第１２図は第１図に示したキーコード・音高電
圧変換回路８ａの具体例を示す回路図であつて、
キーコードメモリ７ｄ（第９図）から出力される
キーコードMKCのうち、ノートコードMN1〜
MN4のビツトMN1〜MN3はデコーダ８０１に於い
て10進数に変換されて対応する出力端から“１”
信号が出力されるが、このデコーダ８０１におい
ては“000”の入力信号と“111”の入力信号の両
方を10進数の「７」に変換する。 また、ノートコードMN1〜MN4のビツトMN4と
ブロツクコードMB1，MB2はデコーダ８０２に入
力されて10進数に変換されるが、このデコーダ８
０２においては“000”の入力信号と“001”の入
力信号の両方を10進数の「１」として変換する。
デコーダ８０１，８０２の各出力端には、ソース
電極がデコーダ８０１，８０２毎に共通接続した
トランジスタ８０３ａ〜８０３ｆおよび８０４ａ
〜８０４ｇの各ゲート電極がそれぞれ接続されて
いる。そして、トランジスタ８０４ａ〜８０４ｇ
の各ドレイン電極は、電源ＶDDを分圧抵抗ｒとＲ
とRoとで分圧するように構成された第１分圧回
路８０５の各分圧点Ａ〜Ｇにそれぞれ接続されて
いる。 またトランジスタ８０３ａ〜８０３ｆの各ドレ
イン電極は上記第１分圧回路８０５から出力され
る分圧電位を分圧抵抗r′とR′とRo′とで分圧する
ように構成された第２分圧回路８０６の各分圧点
ａ〜ｆにそれぞれ接続されている。 そして、デコーダ８０２の出力に対応してオン
となるトランジスタ（８０４ａ〜８０４ｇのいず
れか）を介して取出された分圧点（Ａ〜Ｇのいず
れか）の分圧点電位は、第２分圧回路８０６にお
いて分圧抵抗r′とR′とRo′とによつて更に分圧さ
れ、各分圧点ａ〜ｆの分圧電位はそれぞれトラン
ジスタ８０３ａ〜８０３ｆを介して音高電圧KV
として出力される。この場合、第１分圧回路８０
５の各分圧点電位Ａ〜Ｇは第６図に示したブロツ
クＵ６ｂ〜Ｕ３ｂにそれぞれ対応しており、また
第２分圧回路８０６の各分圧点ａ〜ｆは第６図に
示したノート（Ｇ，Ｃ#），（Ｇ#，Ｄ），（Ａ，Ｄ
#），（Ａ#，Ｅ），（Ｂ，Ｆ），（Ｃ，Ｆ#）にそれ
ぞれ対応している。 従つて、例えばＵ４ｂブロツクのＡ#ノートを
表わすキーコードMKCが供給されると、デコー
ダ８０２の入力端にはMSB側から“011”の信号
が供給され、またデコーダ８０１の入力端には
MSB側から“101”の信号が供給される。 従つて、デコーダ８０２は出力端３のみから
“１”信号が出力され、デコーダ８０１は出力端
５のみから“１”信号が出力される。この結果、
各デコーダ８０１，８０２の出力端にそれぞれ接
続されたトランジスタ８０２ａ〜８０２ｆおよび
８０４ａ〜８０４ｇの内で、“１”信号が出力さ
れている端子に接続されたトランジスタ８０３ｃ
とトランジスタ８０４ｅのみがオンとなる。この
結果、第１分圧回路８０５のＥ点電位がトランジ
スタ８０４ｅを介して出力されることになる。そ
して、このＥ点電位は第２分圧回路８０６におい
て更に分圧され、そのＣ点電位がトランジスタ８
０３ｃを介して音高Ａ#４に対応した音高電圧
KVとして出力される。 なお、キーコード・音高電圧変換回路８ａのデ
コーダ８０１，８０２は入力信号がオール“０”
の場合においても10進数の「７」および「１」の
出力端に“１”信号をそれぞれ出力するように構
成したが、これはポルタメント演奏の開始時に、
定められた音高からポルタメント動作を行なわせ
るようにしたものである。 なお、上記実施例では、カプラ鍵盤選択スイツ
チ部７ｆにおいてPK選択スイツチPCSが投入
（オン）された場合には第２最高音検出回路７ｃ
でペタル鍵盤に関するカプラキーコードCKCを
無条件に選択出力するようにしたが、これは上鍵
盤または下鍵盤に関するカプラキーコードCKC
のようにソロ鍵盤のキーコードSKCと比較し音
高の高い方を選択して出力するようにしてもよ
い。また、最高音検出部７（第１最高音検出回路
７ｂ、第２最高音検出回路７ｃ）の代わりに最低
音検出部を用いるようにしてもよい。この場合に
は、各検出回路７ｂ，７ｃにおける比較器７２５
（第７図）、７５１（第８図）を、そのＡ入力がＢ
入力より小さな場合（Ａ＜Ｂ）に比較出力COを
発生するよう構成すればよい。 Ｄ この発明による効果 以上説明したように、この発明による電子楽器
は、第１および第２の鍵盤部の押下鍵の中から所
定の優先順位に従つて１つの押下鍵を選択し、該
選択した押下鍵に対応した鍵情報を第２の鍵盤部
に対応して設けられた第２の楽音信号発生手段に
供給するための選択供給手段を設けたことによ
り、鍵盤間のカプラの条件変更を特別なスイツチ
（カプラ鍵盤選択スイツチ）を操作することなく
鍵盤部における押鍵態様を変更するのみで自動的
に行なえ、これによつて演奏性が極めて良くなる
優れた効果を有する。
７１５の出力がともに“１”となるのは音域C3
〜C6の場合だけである（第11表において〓〓で
囲んだ部分）。このようにして、ソロ鍵盤の音域
C3〜C6に一致する変換キーコードKC′（B′1，
B′2，N′1〜N′4）を検出することができる。 （ULK選択信号ULTの発生時における書込信号
RPの発生） この場合の書込信号RPはアンドゲート７２６
から発生される。アンドゲート７２６には前述し
たように比較器７２５の比較出力CO、オアゲー
ト７１７の出力、アンドゲート７１５の出力およ
びキーオン信号KONが入力される。したがつて
アンドゲート７２６は、 キーコード変換回路７ａから出力される変換
キーコードKC′（B′1，B′2，N′1〜N′4）が音域C3
〜C6の範囲であり、 該変換キーコードKC′に変換されたキーコー
ドKCに対応する鍵が現在押鍵されており
（KON＝“１”）、 該変換キーコードKC′がレジスタ７１８ａ〜
７１８ｆに記憶されているキーコードよりも高
い音高である（CO＝“１”）、 の条件が成立したとき書込信号RPを発生してレ
ジスタ７１８ａ〜７１８ｆをクリアする（記憶信
号MPを“０”にする）とともに、上記の新たな
音高の高い変換キーコードKC′を書込む。なお、
この場合、書込信号RPが発生しなかつたとき
（上記〜の条件が成立しなかつたとき）は記
憶信号MPが“１”を維持しレジスタ７１８ａ〜
７１８ｆの記憶を保持させる。 このような動作が第２〜第15の各チヤンネル時
間において実行され、そして第15チヤンネル時間
における上記動作の完了時点ではレジスタ７１８
ａ〜７１８ｆに上鍵盤または下鍵盤に関するもの
でかつソロ鍵盤の音域（C3〜C6）に対応する変換
キーコードKC′（B′1，B′2，N′1〜N′4）のうち音高
の最も高いもの（最大値）が記憶されていること
になる。この記憶は次の第１チヤンネル時間に同
期してタイミング信号t1（第４図ｄ）が発生する
まで保持されタイミング信号t1の発生に伴いクリ
アされる。 レジスタ７１８ａ〜７１８ｆに記憶された最大
値の変換キーコードKC′は第１チヤンネル時間の
立上りに同期して発生されるタイミング信号TIS
（第４図ｃ）によりラツチ回路７２８にラツチさ
れる。 ラツチ回路７２８にラツチされた変換キーコー
ドKC′（ブロツクコードB′1，B′2、ノートコード
N′1〜N′4）はそれぞれクロツク信号φA，φB（第
４図ａ，ｂ）で駆動される遅延フリツプフロツプ
７２９ａ〜７２９ｆに入力され第１〜第18チヤン
ネル時間の１周期分遅延されて出力される。遅延
フリツプフロツプ７２９ａ〜７２９ｆの出力はタ
イミング信号OT（第２図に示すタイミング信号
発生部９から発生される）によつて動作可能とな
るアンドゲート７３０ａ〜７３０ｆを介してカプ
ラキーコードCKCとして取出され第２最高音検
出回路７ｃに供給される。 （PK選択信号PT発生時における書込信号RPの発
生） PK選択スイツチPCSが投入（オン）されてPK
選択信号PTが発生している場合にはアンドゲー
ト７２７が動作して該アンドゲート７２７から書
込信号RPが発生される。アンドゲート７２７に
はPK選択信号PTの他にオアゲート７１７の出
力、キーオン信号KONおよびタイミング信号t1が
入力される。タイミング信号t1（第４図ｄ）は前
述したように第１チヤンネル時間に同期して発生
される信号であり、この信号t1の発生タイミング
（すなわち第１チヤンネル時間）は第８表からも
明らかなようにペタル鍵盤のチヤンネルになつて
おり、したがつてラツチ回路７０３にはペタル鍵
盤に関するキーコードKC（PKC）およびキーオ
ン信号KONがラツチされる。この結果タイミン
グ信号t1の発生時にキーコード変換回路７ａから
出力される変換キーコードKC′（B′1，B′2，N′1〜
N′4）はペタル鍵盤のキーコードKC（B1〜B3，N1
〜N4）を変換したものとなつている。この場合の
変換キーコードKC′のブロツクコードB′1，B′2の
内容は第９表に示したとおりであり、このためオ
アゲート７１７からはキーコードKC′のすべての
各内容に対し出力“１”が送出される。 したがつて、アンドゲート７２７はキーコード
変換回路７ａからペタル鍵盤に関する変換キーコ
ードKC′が出力されたとき、すなわちタイミング
信号t1の発生時（第１チヤンネル時間）におい
て、キーオン信号KONが“１”であることを条
件に書込信号RP（“１”）を出力する。この結
果、レジスタ７１８ａ〜７１８ｆにはペタル鍵盤
の変換キーコードKC′（B′1，B′2，N′1〜N′4）が書
込まれる。すなわち、ペタル鍵盤に関しては発音
チヤンネルが１チヤンネルのみであるので、第１
最高音検出回路７ｂは前述したULK選択信号
ULTの発生時のような最高音検出動作はせず、
ペタル鍵盤の変換キーコードKC′が発生したらそ
れを無条件にレジスタ７１８ａ〜７１８ｆに書込
んでいる。レジスタ７１８ａ〜７１８ｆに書込ま
れたペタル鍵盤の変換キーコードKC′は前述した
場合と同様にラツチ回路７２８、遅延フリツプフ
ロツプ７２９ｆ、アンドゲート７３０ａ〜７３０
ｆを介してカプラキーコードCKCとして取出さ
れる。 以上のようにして、第１最高音検出回路７ｂか
らは、ULK選択信号ULTの発生時（UK選択スイ
ツチUSCまたはLK選択スイツチLCSがオンされ
たとき）には上鍵盤または下鍵盤に関するもので
かつソロ鍵盤の音域（C3〜C6）に対応する変換キ
ーコードKC′のうち音高の最も高いものがカプラ
キーコードCKCとして出力され、またPK選択信
号PTの発生時（PK選択スイツチPCSがオンされ
たとき）にはペタル鍵盤の変換キーコードKC′が
そのままカプラキーコードCKCとして出力され
る。この場合、カプラキーコードCKC（変換キ
ーコードKC′）の内容は前述したようにソロ鍵盤
のキーコードSKCと全く同一内容となつてい
る。 第２最高音検出回路７ｃ 第８図は第１図に示した第２最高音検出回路７
ｃの具体例を示す回路図である。この第２最高音
検出回路７ｃは、SK押鍵検出回路２ａ（第５
図）から出力されるソロ鍵盤のキーコードSKC
（ブロツクコードSB1，SB2とノートコードSN1〜
SN4）をクロツク信号φA（第４図ａ）で取込み、
クロツク信号φB（第４図ｂ）で取出すことによ
り、第７図に示す第１最高音検出回路７ｂからタ
イミング信号OTに同期して出力されるカプラキ
ーコードCKCとタイミングを合せるための遅延
フリツプフロツプ７５０ａ〜７５０ｆを有する。
比較器７５１はＡ入力に第７図の第１最高音検出
回路７ｂから供給されるカプラキーコードCKC
とＢ入力に遅延フリツプフロツプ７５０ａ〜７５
０ｆから供給されるソロ鍵盤のキーコードSKC
とを比較し、Ａ入力がＢ入力よりも大なる場合
（Ａ＞Ｂ）のみ“１”信号の比較出力COを出力す
る。アンドゲート７５３はタイミング信号OTと
オアゲート７５２から出力される比較出力COと
のアンド条件を検出しており、アンドゲート７５
４はタイミング信号OTとオアゲート７５２から
出力される比較出力COを反転するインバータ７
５５の出力とのアンド条件を求めている。従つ
て、アンドゲート７５３からは、カプラキーコー
ドCKCがキーコードSKCよりも大きな値（音高
が高い）の場合のみタイミング信号OTに同期し
て“１”信号が出力され、カプラキーコード
CKCがキーコードSKCと等しいかあるいは小さ
な値（音高が同じまたは低い）の場合にはアンド
ゲート７５４からタイミング信号OTに同期して
“１”信号が出力されることになる。また、比較
器７５１のＡ，Ｂ入力にそれぞれ供給されるカプ
ラキーコードCKC（ブロツクコードB′1，B′2、ノ
ートコードN′1〜N′4）およびソロ鍵盤のキーコー
ドSKC（ブロツクコードSB1，SB2、ノートコー
ドSN1〜SN2）は、各ビツト毎に設けられた入力選
択回路７５６ａ〜７５６ｆのＸ入力端およびＹ入
力端にそれぞれ供給されている。ここで各入力選
択回路７５６ａ〜７５６ｆ（回路７５６ａ，７５
６ｆについてのみ詳細を示す）は、アンドゲート
７５３の出力“１”によつてＸ入力端の信号を取
込むアンドゲート７５７と、アンドゲート７５４
の出力“１”によつてＹ入力端の信号を取込むア
ンドゲート７５８と、アンドゲート７５７，７５
８の出力を出力端Ｚに送出するオアゲート７５９
とから構成されている。従つて、各入力選択回路
７５６ａ〜７５６ｆはアンドゲート７５３の出力
が“１”である場合、つまりカプラキーコード
CKCがソロ鍵盤のキーコードSKCより大の場合
にはＸ入力端に供給されるカプラキーコード
CKCをアンドゲート７５７およびオアゲート７
５９を介して出力端Ｚに送出する。また、アンド
ゲート７５４の出力が“１”である場合、つまり
キーコードSKCが大の場合にはＹ入力端に供給
されるソロ鍵盤のキーコードSKCをアンドゲー
ト７５８およびオアゲート７５９を介して出力端
Ｚに送出する。 従つて、入力選択回路７５６ａ〜７５６ｆから
は、カプラキーコードCKCおよびソロ鍵盤のキ
ーコードSKCのうち、音高の高い方のキーコー
ド（CKCまたはSKC）がキーコードMKC（ブロ
ツクコードMB1，MB2、ノートコードMN1〜
MN4）としてタイミング信号OTの発生時において
出力されることになる。 なお、以上の説明は第７図に示すキーコード変
換回路７ａからULK選択信号ULTが発生されて
いる場合における最高音検出動作であるが、PK
選択信号PTが発生された場合には、このPK選択
信号PTがオアゲート７５２を介して出力される
ために、アンドゲート７５３はタイミング信号
OTの発生時に出力“１”を送出し、これによつ
て入力選択回路７５６ａ〜７５６ｆは常にペタル
鍵盤の変換キーコードKC′からなるカプラキーコ
ードCKCを選択してキーコードMKCとして出力
する。 キーコードメモリ７ｄ、キーオン検出回路７
ｅ 第９図は第１図に示したキーコードメモリ７ｄ
とキーオン検出回路７ｅの具体例を示す回路図で
ある。キーコードメモリ７ｄは第２最高音検出回
路７ｃから出力されるキーコードMKCのノート
コードMN1〜MN4およびブロツクコードMB1，
MB2をそれぞれ入力して記憶するメモリ回路７６
０ａ〜７６０ｆを有する。そして、この各メモリ
回路７６０ａ〜７６０ｆ（回路７６０ａ，７６０
ｆについてのみその詳細を図示する。）は入力信
号を取込むアンドゲート７６１と、アンドゲート
７６１を介して入力された信号をオアゲート７６
２を介してクロツク信号φA（第４図ａ）で取込
みクロツク信号φB（第４図ｂ）で出力する遅延
フリツプフロツプ７６３と、遅延フリツプフロツ
プ７６３の出力をオアゲート７６２を介して遅延
フリツプフロツプ７６３の入力側に帰還するアン
ドゲート７６４とからなる１ステージの循環型レ
ジスタによつて構成されている。また、各メモリ
回路７６０ａ〜７６０ｆには入力信号と遅延フリ
ツプフロツプ７６３の出力信号とを比較して両者
の不一致を検出する排他オアゲート７６５が設け
られている。以上がキーコードメモリ７ｄの構成
である。 次に、キーオン検出回路７ｅは、キーコードメ
モリ７ｄに入力されるキーコードMKCの各ビツ
トMN1〜MN4およびMB1，MB2を入力し、いずれ
かのビツトに“１”信号が存在している場合をキ
ーコードMKCの到来として“１”信号を出力す
るオアゲート７６７と、各メモリ回路７６０ａ〜
７６０ｆの各排他オアゲート７６５の出力とオア
ゲート７６７の出力を反転するインバータ７６８
の出力とを入力とするノアゲート７６９と、タイ
ミング信号OTの発生毎にノアゲート７６９の出
力を取込み、タイミング信号OTの発生毎に順次
シフトする３ステージのシフトレジスタ７７０
と、電源ＶDDとアース間に抵抗７７１を介して接
続され、かつシフトレジスタ７７０の第１ステー
ジ出力S1をゲート入力として反転キーオン信号
MKONを出力するトランジスタ７７２と、シフ
トレジスタ７７０の第３ステージ出力S3をインバ
ータ７７３で反転した信号とオアゲート７６７の
出力信号とを入力とし、その出力信号“１”を各
メモリ回路７６０ａ〜７６０ｆのアンドゲート７
６１に取込信号として供給するアンドゲート７７
４と、アンドゲート７７４の出力信号とイニシア
ルクリア信号ICを入力とし、その出力信号
“１”を各メモリ回路７６０ａ〜７６０ｆのアン
ドゲート７６４に保持用の信号として出力するノ
アゲート７７５とによつて構成されている。ま
た、前記シフトレジスタ７７０はレジスタ７７０
ａ〜７７０ｃが直列接続されて構成されており、
各レジスタ７７０ａ〜７７０ｃはタイミング信号
OTによつて信号を取込むアンドゲート７７６
と、アンドゲート７７６によつて取込まれた信号
をオアゲート７７７を介して入力し、クロツク信
号φA（第４図ａ）で取込み、クロツク信号φB
（第４図ｂ）で出力する遅延フリツプフロツプ７
７８と、タイミング信号OTとイニシアルクリア
信号ICとを入力とするノアゲート７７９の出力
信号“１”によつて遅延フリツプフロツプ７７８
の出力をオアゲート７７７を介して遅延フリツプ
フロツプ７７８の入力側に帰還するアンドゲート
７８０とから構成されている。 このように構成されたキーコードメモリ７ｄお
よびキーオン信号検出回路７ｅにおいて、第２最
高音検出回路７ｃ（第８図）からキーコード
MKCが出力されない状態においては、キーコー
ドMKCの到来を検出するオアゲート７６７の出
力が“０”となり、これに伴なつてインバータ７
６８の出力が“１”となる。この結果、ノアゲー
ト７６９の出力が“０”となるために、シフトレ
ジスタ７７０はこの“０”信号をタイミング信号
OTの発生毎に順次シフトしていることになり、
これに伴なつてシフトレジスタ７７０の第３ステ
ージの出力S3を反転するインバータ７７３は
“１”信号を出力し続けている。この状態におい
て、例えば第１０図ａに示す時点ＴAにおいて、
回路７ｃから前述したようにタイミング信号OT
のタイミングでキーコードMKCが出力される
と、キーオン検出回路７ｅのオアゲート７６７か
らキーコードMKCの到来を示す“１”信号が出
力される。一方、キーコードメモリ７ｄの各メモ
リ回路７６０ａ〜７６０ｆの排他オアゲート７６
５は、第２最高音検出回路７ｃから供給される出
力信号（キーコードMKCの各ビツトMN1〜
MN4，MB1，MB2）と、遅延フリツプフロツプ７
６３から出力されている信号とを比較し、これに
よつて同一キーコードMKCが所定時間以上連続
して供給されているかを検出する。 この場合においては、キーコードMKCの最初
の到来であるために、各メモリ回路７６０ａ〜７
６０ｆの排他オアゲート７６５のいずれかはその
出力が“１”となる。この結果、ノアゲート７６
９の出力は“０”状態を続けている。 一方、オアゲート７６７から“１”信号が出力
されると、インバータ７７３の出力が前述したよ
うに“１”信号となつているために、アンドゲー
ト７７４はオアゲート７６７の出力が“１”にな
るのと同時に取込信号としての“１”信号をキー
コードメモリ７ｄの各メモリ回路７６０ａ〜７６
０ｆを構成するアンドゲート７６１に供給する。
各アンドゲート７６１は取込信号の供給に伴なつ
て、第２最高音検出回路７ｃから出力されるキー
コードMKCの各ビツトMN1〜MN4およびMB1，
MB2をそれぞれ取込み、オアゲート７６２を介し
て遅延フリツプフロツプ７６３に供給する。各遅
延フリツプフロツプ７６３は、入力信号をクロツ
ク信号φAのタイミングで取込み、クロツク信号
φBのタイミングで出力することによつて遅延動
作を行なう。この場合、アンドゲート７７４が
“１”信号の取込信号を出力している期間におい
ては、ノアゲート７７５の出力信号が“０”とな
り、これに伴なつて各メモリ回路７６０ａ〜７６
０ｆのアンドゲート７６４は不動作となつて遅延
フリツプフロツプ７６３の出力がその入力側に帰
還するのを阻止しているため、入力キーコード
MKCの各ビツトMN1〜MN4，MB1，MB2がそれ
ぞれメモリ回路７６０ａ〜７６０ｆの遅延フリツ
プフロツプ７６３に確実に取込まれることにな
る。そして、タイミング信号OTの期間にのみ第
２最高音検出回路７ｃから出力されるキーコード
MKCがタイミング信号OTの期間以後において消
滅すると、キーコードMKCの到来を検出してい
るオアゲート７６７の出力信号が“０”となり、
これに伴なつてアンドゲート７７４から出力され
ていた取込信号が“０”となる。アンドゲート７
７４の出力が“０”になると、ノアゲート７７５
から出力される保持信号が“１”となる。このよ
うにして、ノアゲート７７５から保持信号“１”
が出力されると、各メモリ回路７６０ａ〜７６０
ｆのアンドゲート７６４が動作して遅延フリツプ
フロツプ７６３の出力信号をオアゲート７６２を
介して遅延フリツプフロツプ７６３の入力側に帰
還し、これによつて上述したタイミング信号OT
の発生時にアンドゲート７６１を介して遅延フリ
ツプフロツプ７６３に取込まれた入力信号（キー
コードMKC）が記憶保持される。この場合、各
メモリ回路７６０ａ〜７６０ｆに記憶が保持され
たキーコードMKCは、第１０図ｂに示すように
後述するキーコード・音高電圧変換回路８ａにお
いて対応する音高の音高電圧KVに変換される。
しかし、この時点においては、後述するようにキ
ーオン検出回路７ｅからは反転キーオン信号
MKON（“０”）は出力されていないために発音
は何ら行なわれない。 次に、第１０図の時点TBにおいてタイミング
信号OTが発生すると、これに伴なつて第２最高
音検出回路７ｃからキーコードMKCが再び出力
される。すると、オアゲート７６７がキーコード
MKCが到来したことを示す“１”信号を出力す
る。これにより、インバータ７６８の出力信号は
“０”となる。また、各メモリ回路７６０ａ〜７
６０ｆの排他オアゲート７６５は、新たに供給さ
れたキーコードMKCと記憶保持されて遅延フリ
ツプフロツプ７６３から出力されているキーコー
ドMKCとを各ビツト毎に比較し、両者が一致し
ている場合には“０”信号を出力する。各メモリ
回路７６０ａ〜７６０ｆの排他オアゲート７６５
の出力信号がすべて“０”になると、ノアゲート
７６９からシフトレジスタ７７０に出力する信号
が“１”となる。従つて、このノアゲート７６９
の出力信号“１”は、第２最高音検出回路７ｃか
ら供給されるキーコードMKCがタイミング信号
OTの次の周期（すなわち第１０図の時点TB）に
於いても同一内容のものであることを示すものと
なる。また、オアゲート７６７の出力信号が
“１”になると、アンドゲート７７４の出力が
“１”となつて取込信号が出力される。この取込
信号が出力されると、前述した場合と同様に各メ
モリ回路７６０ａ〜７６０ｆのアンドゲート７６
１は、入力キーコードMKCの各ビツトMN1〜
MN4，MB1，MB2を取込んで遅延フリツプフロツ
プ７６３に供給し、以後は前述したと同様にして
入力キーコードを保持する。 一方、ノアゲート７６９の出力信号が“１”に
なると、タイミング信号OTによつてシフトレジ
スタ７７０の第１ステージを構成するレジスタ７
７０ａのアンドゲート７７６がこの“１”信号を
取込んでオアゲート７７７を介して遅延フリツプ
フロツプ７７８に供給する。この遅延フリツプフ
ロツプ７７８は、タイミング信号φAによつてア
ンドゲート７７６の出力信号を取込み、クロツク
信号φBによつて第１０図ｃに示すように“１”
信号S1を送出する。この場合、タイミング信号
OTの終了後においては、次のタイミング信号
OTが発生する（第１０図の時点TC）までノア
ゲート７７９から出力される“１”信号によつて
レジスタ７７０ａのアンドゲート７８０が動作し
て遅延フリツプフロツプ７７８の出力信号を遅延
フリツプフロツプ７７８の入力側に帰還するため
に、上記“１”信号は遅延フリツプフロツプ７７
８、アンドゲート７８０、オアゲート７７７を介
して循環して記憶保持される。シフトレジスタ７
７０の第２ステージを構成するレジスタ７７０ｂ
は、第１ステージのレジスタ７７０ａの出力信号
S1を次のタイミング信号OTのタイミング（第１
０図の時点TC）で取込んで保持するためにその
出力信号S2は第１ステージの出力発生時（第１０
図ｃ）からタイミング信号OTの１周期に相当す
る時間τだけ遅れて第１０図ｄに示すように発生
する。また、シフトレジスタ７７０の第３ステー
ジを構成するレジスタ７７０ｃは、更に次のタイ
ミング信号OTのタイミング（第１０図の時点
TD）で第２ステージの出力信号S2を取込んで保
持するために、その出力信号S2は第２段目の出力
発生時（第１０図ｄ）からタイミング信号OTの
１周期に相当する時間τだけ遅れて第１０図ｅに
示すように発生する。そして、第１ステージを構
成するレジスタ７７０ａの出力信号S1は、トラン
ジスタ７７２のゲートに供給されてトランジスタ
７７２がオンされ、これに伴なつて第１０図ｆに
示すように反転キーオン信号MKONが“０”と
なる。 この反転キーオン信号MKONは第１図に示す
第２楽音信号発生部８のEG８ｅ，８ｆに供給さ
れてエンベロープ制御波形EW1，EW2の発生動
作を開始させ、これによつて楽音信号を発生させ
る。 以上の説明は、第２最高音検出回路７ｃからキ
ーコードMKCが送出されていない状態から、あ
るキーコードMKCの送出に切替つた場合におけ
るキーコードメモリ７ｄおよびキーオン検出回路
７ｅの動作であり、キーオン検出回路７ｅは第２
最高音検出回路７ｃからタイミング信号OTの発
生毎に供給されるキーコードMKCがタイミング
信号OTの１周期以上にわたつて同一内容である
ことを検出してキーコードメモリ７ｄに入力され
た信号が雑音信号ではなくて正規のキーコード
MKCであることを確認する。このキーコード
MKCの確認信号はノアゲート７６９から“１”
信号として出力されており、キーオン検出回路７
ｅはこのノアゲート７６９の出力信号をタイミン
グ信号OTの周期でシフトするシフトレジスタ７
７０に供給してシフトする。そして、このシフト
レジスタ７７０の第１ステージ出力S1に対応して
反転キーオン信号MKONを出力する。 従つて、キーオン検出回路７ｅは、第２最高音
検出回路７ｃからキーコードMKCが供給されて
からタイミング信号OTの略１周期後に反転キー
オン信号（“０”）が出力されることにな
る。 次に、ソロ鍵盤および上鍵盤または下鍵盤また
はペタル鍵盤において全ての鍵が離鍵され、第１
０図に示す時点TE以降におけるタイミング信号
OTのタイミングで第２最高音検出回路７ｃから
キーコードMKCが全て出力されなくなつた場合
を説明する。第１０図の時点TEにおいてキーコ
ードメモリ７ｄにはキーコードMKCが入力され
ないのでオアゲート７６７の出力は“０”となつ
たままでありインバータ７６８の出力は“１”と
なつたままである。したがつて、アンドゲート７
７４の出力は“０”のままで、各メモリ回路７６
０ａ〜７６０ｆの取込用アンドゲート７６１は動
作しない。一方、各メモリ回路７６０ａ〜７６０
ｆの保持用アンドゲート７６４はノアゲート７７
５の出力が“１”であるため動作しており遅延フ
リツプフロツプ７６３の出力を入力側に帰還して
その記憶を維持する。これによりキーコードメモ
リ７ｄから出力される記憶キーコードMKCは鍵
が全て離鍵されても何ら変更されず元のままであ
り、キーコード・音高電圧変換回路８ａから出力
される音高電圧KVもそのままである。 一方、時点TEにおいて上述したようにインバ
ータ７６８の出力は“１”となつているためノア
ゲート７６９の出力は“０”である。このためタ
イミング信号OTが発生してもシフトレジスタ７
７０の第１ステージのレジスタ７７０ａには
“１”信号は入力されず、またレジスタ７７０ａ
はタイミング信号OTの発生時にその記憶がクリ
アされる（保持用アンドゲート７８０が不動作と
なる）ので、レジスタ７７０の出力S1は第１０図
ｃに示すようにこの時点TE直後に“０”とな
る。これによりトランジスタ７７２はオフし反転
キーオン信号MKONが“１”となつて第２楽音
信号発生部８における楽音信号の発生はリリース
動作に移行する。 なお、この場合、キーコードメモリ７ｄにおい
ては離鍵後もキーコードMKCを記憶しているの
で発生楽音のリリース部分において音高が変わる
ようなことはない。 次に、第１１図ａに示すように、時点TEに於
いて第２最高音検出回路７ｃからタイミング信号
OTのタイミングで出力されるキーコードMKCが
他の音高を表わすキーコードMKCに変化する
と、例えば第２最高音検出回路７ｃから更に高音
のキーコードMKC′が出力されると、前述したと
同様にキーコードメモリ７ｄに記憶保持されてい
るキーコードMKCと新たなキーコードMKC′が
比較される。この場合、両者は不一致であるので
ノアゲート７６９から“０”信号が出力される。
このノアゲート７６９の出力信号“０”は、シフ
トレジスタ７７０に取込まれて第１ステージの出
力信号S1は第１１図ｃに示すように時点TF直後
に“０”となる。この結果、シフトレジスタ７７
０の第１ステージ出力S1をゲート入力とするトラ
ンジスタ７７２の出力側から送出される反転キー
オン信号MKONは“１”となり、これに伴なつ
て第２楽音信号発生部８のEG８ｅ，８ｆがリリ
ースのためのエンベロープ制御波形EW1，EW2
を送出して発生楽音信号を徐々に小さくする。こ
の場合、時点TF（キーコードMKCの変更時）に
おいてはシフトレジスタ７７０の第３ステージ出
力S3が第１１図ｅに示すように“１”であるため
に、インバータ７７３の出力は“０”となつてア
ンドゲート７７４から取込信号が送出されるのを
阻止しているために、キーコードメモリ７ｄには
先のキーコードMKCが保持し続けられている。
一方、シフトレジスタ７７０の第１ステージの出
力信号S1（“０”、第１１図ｃ）は次のタイミング
信号OTのタイミング（時点TG）で第２ステー
ジのレジスタ７７０ｂにシフトされてその出力信
号S2は第１１図ｄに示すように時点TG直後に
“０”になる。また、第２ステージのレジスタ７
７０ｂの出力信号S2は、更に次のタイミング信号
OTのタイミング（時点TH）において、第３ス
テージのレジスタ７７０ｃにシフトされてその出
力信号S3は第１１図ｅに示すように時点TH直後
に“０”となる。このようにして、第２最高音検
出回路７ｃから出力されるキーコードMKCが変
更されると、タイミング信号OTの３周期目にシ
フトレジスタ７７０の出力信号S3が第１１図ｅに
示すように“０”となる。この結果、インバータ
７７３の出力が“１”となつて次のタイミング信
号OTのタイミングにおいてアンドゲート７７４
からキーコードメモリ７ｄに取込信号を送出させ
る。従つて、キーコードメモリ７ｄにはキーコー
ドMKCの変更時からタイミング信号OTの４周期
目（時点TI）に始めて変更された新たなキーコ
ードMKCが記憶保持され、この記憶保持された
キーコードMKC′を対応する音高電圧に変換する
キーコード・音高電圧変換回路８ａからは、第１
１図ｂに示すように時点TIで音高電圧KV′が出力
される。また、キーコードMKC′がキーコードメ
モリ７ｄに記憶保持されると、次のタイミング信
号OTのタイミング（時点TJ）において第２最高
音検出回路７ｃから出力されるキーコード
MKC′と該記憶キーコードMKC′とが比較されて
一致するために、この時点においてノアゲート７
６９の出力が“１”となり、この“１”信号が時
点TJのタイミング信号OTの発生に同期してシフ
トレジスタ７７０に取込まれ、その第１ステージ
出力S1は第１１図ｃに示すように時点TJ直後に
“１”となる。第１ステージ出力S1が“１”にな
ると、トランジスタ７７２から反転キーオン信号
MKON（“０”）が出力されて第２楽音信号発生
部８からキーコードメモリ７ｄの出力キーコード
MKC′に対応した音高の楽音信号が発生される。 従つて、第２最高音検出回路７ｃから出力され
るキーコードMKCが変更された場合には反転キ
ーオン信号MKONが瞬時に“１”となり、タイ
ミング信号OTの５周期目から反転キーオン信号
MKONが再び“０”となり、変更されたキーコ
ードMKC′に対応した音高の楽音信号が発生され
ることになる。このように、第２最高音検出回路
７ｃから出力されるキーコードMKCが変更され
た場合に反転キーオン信号MKON（“０”）の発
生をタイミング信号OTの４周期間（時点TFか
ら時点TJ）にわたつて阻止する理由は、第２楽
音信号発生部８において、変更後のキーコード
MKC′に対応した楽音信号の発生に際して、始め
（アタツク部分）からエンベロープを付与するた
めにEG８ｅ，８ｆをリセツトする必要があり、
このEG８ｅ，８ｆのリセツト期間としてタイミ
ング信号OTの４周期間が必要となるためであ
る。 キーコード・音高電圧変換回路８ａ 第１２図は第１図に示したキーコード・音高電
圧変換回路８ａの具体例を示す回路図であつて、
キーコードメモリ７ｄ（第９図）から出力される
キーコードMKCのうち、ノートコードMN1〜
MN4のビツトMN1〜MN3はデコーダ８０１に於い
て10進数に変換されて対応する出力端から“１”
信号が出力されるが、このデコーダ８０１におい
ては“000”の入力信号と“111”の入力信号の両
方を10進数の「７」に変換する。 また、ノートコードMN1〜MN4のビツトMN4と
ブロツクコードMB1，MB2はデコーダ８０２に入
力されて10進数に変換されるが、このデコーダ８
０２においては“000”の入力信号と“001”の入
力信号の両方を10進数の「１」として変換する。
デコーダ８０１，８０２の各出力端には、ソース
電極がデコーダ８０１，８０２毎に共通接続した
トランジスタ８０３ａ〜８０３ｆおよび８０４ａ
〜８０４ｇの各ゲート電極がそれぞれ接続されて
いる。そして、トランジスタ８０４ａ〜８０４ｇ
の各ドレイン電極は、電源ＶDDを分圧抵抗ｒとＲ
とRoとで分圧するように構成された第１分圧回
路８０５の各分圧点Ａ〜Ｇにそれぞれ接続されて
いる。 またトランジスタ８０３ａ〜８０３ｆの各ドレ
イン電極は上記第１分圧回路８０５から出力され
る分圧電位を分圧抵抗r′とR′とRo′とで分圧する
ように構成された第２分圧回路８０６の各分圧点
ａ〜ｆにそれぞれ接続されている。 そして、デコーダ８０２の出力に対応してオン
となるトランジスタ（８０４ａ〜８０４ｇのいず
れか）を介して取出された分圧点（Ａ〜Ｇのいず
れか）の分圧点電位は、第２分圧回路８０６にお
いて分圧抵抗r′とR′とRo′とによつて更に分圧さ
れ、各分圧点ａ〜ｆの分圧電位はそれぞれトラン
ジスタ８０３ａ〜８０３ｆを介して音高電圧KV
として出力される。この場合、第１分圧回路８０
５の各分圧点電位Ａ〜Ｇは第６図に示したブロツ
クＵ６ｂ〜Ｕ３ｂにそれぞれ対応しており、また
第２分圧回路８０６の各分圧点ａ〜ｆは第６図に
示したノート（Ｇ，Ｃ#），（Ｇ#，Ｄ），（Ａ，Ｄ
#），（Ａ#，Ｅ），（Ｂ，Ｆ），（Ｃ，Ｆ#）にそれ
ぞれ対応している。 従つて、例えばＵ４ｂブロツクのＡ#ノートを
表わすキーコードMKCが供給されると、デコー
ダ８０２の入力端にはMSB側から“011”の信号
が供給され、またデコーダ８０１の入力端には
MSB側から“101”の信号が供給される。 従つて、デコーダ８０２は出力端３のみから
“１”信号が出力され、デコーダ８０１は出力端
５のみから“１”信号が出力される。この結果、
各デコーダ８０１，８０２の出力端にそれぞれ接
続されたトランジスタ８０２ａ〜８０２ｆおよび
８０４ａ〜８０４ｇの内で、“１”信号が出力さ
れている端子に接続されたトランジスタ８０３ｃ
とトランジスタ８０４ｅのみがオンとなる。この
結果、第１分圧回路８０５のＥ点電位がトランジ
スタ８０４ｅを介して出力されることになる。そ
して、このＥ点電位は第２分圧回路８０６におい
て更に分圧され、そのＣ点電位がトランジスタ８
０３ｃを介して音高Ａ#４に対応した音高電圧
KVとして出力される。 なお、キーコード・音高電圧変換回路８ａのデ
コーダ８０１，８０２は入力信号がオール“０”
の場合においても10進数の「７」および「１」の
出力端に“１”信号をそれぞれ出力するように構
成したが、これはポルタメント演奏の開始時に、
定められた音高からポルタメント動作を行なわせ
るようにしたものである。 なお、上記実施例では、カプラ鍵盤選択スイツ
チ部７ｆにおいてPK選択スイツチPCSが投入
（オン）された場合には第２最高音検出回路７ｃ
でペタル鍵盤に関するカプラキーコードCKCを
無条件に選択出力するようにしたが、これは上鍵
盤または下鍵盤に関するカプラキーコードCKC
のようにソロ鍵盤のキーコードSKCと比較し音
高の高い方を選択して出力するようにしてもよ
い。また、最高音検出部７（第１最高音検出回路
７ｂ、第２最高音検出回路７ｃ）の代わりに最低
音検出部を用いるようにしてもよい。この場合に
は、各検出回路７ｂ，７ｃにおける比較器７２５
（第７図）、７５１（第８図）を、そのＡ入力がＢ
入力より小さな場合（Ａ＜Ｂ）に比較出力COを
発生するよう構成すればよい。 Ｄ この発明による効果 以上説明したように、この発明による電子楽器
は、第１および第２の鍵盤部の押下鍵の中から所
定の優先順位に従つて１つの押下鍵を選択し、該
選択した押下鍵に対応した鍵情報を第２の鍵盤部
に対応して設けられた第２の楽音信号発生手段に
供給するための選択供給手段を設けたことによ
り、鍵盤間のカプラの条件変更を特別なスイツチ
（カプラ鍵盤選択スイツチ）を操作することなく
鍵盤部における押鍵態様を変更するのみで自動的
に行なえ、これによつて演奏性が極めて良くなる
優れた効果を有する。
第１図はこの発明による電子楽器の一実施例を
示す全体構成図、第２図は第１図に示したタイミ
ング信号発生部の一例を示す詳細回路図、第３
図、第４図は第２図に示したタイミング信号発生
部の各部動作波形図、第５図は第１図に示した
SK押鍵検出回路２ａの一例を示す詳細回路図、
第６図は第１図に示したSK鍵盤に設けられてい
るキースイツチの接続例を示す回路図、第７図は
第１図に示したキーコード変換回路７ａおよび第
１最高音検出回路７ｂの一例を示す詳細回路図、
第８図は第１図に示した第２最高音検出回路の一
例を示す詳細回路図、第９図は第１図に示したキ
ーコードメモリ７ｄおよびキーオン検出回路７ｅ
の一例を示す詳細回路図、第１０図、第１１図は
第９図に示したキーオン検出回路の動作を説明す
るための波形図、第１２図は第１図に示したキー
コード・音高電圧変換回路の一例を示す詳細回路
図である。 １ａ……ソロ鍵盤、１ｂ……上鍵盤、１ｃ……
下鍵盤、１ｄ……ペタル鍵盤、２ａ〜２ｄ……
SK，UK，LK，PK押鍵検出回路、３……キーコ
ード加工部、４……発音割当て部、５……ミキシ
ング抵抗、６……第１楽音信号発生部、７……最
高音検出部、７ａ……キーコード変換回路、７ｂ
……第１最高音検出回路、７ｃ……第２最高音検
出回路、７ｄ……キーコードメモリ、７ｅ……キ
ーオン検出回路、７ｆ……カプラ鍵盤選択スイツ
チ部、８……第２楽音信号発生部、８ａ……キー
コード・音高電圧変換部、８ｂ……VCO、８ｃ
……VCF、８ｄ……VCA、８ｅ，８ｆ……EG、
９……タイミング信号発生部。
示す全体構成図、第２図は第１図に示したタイミ
ング信号発生部の一例を示す詳細回路図、第３
図、第４図は第２図に示したタイミング信号発生
部の各部動作波形図、第５図は第１図に示した
SK押鍵検出回路２ａの一例を示す詳細回路図、
第６図は第１図に示したSK鍵盤に設けられてい
るキースイツチの接続例を示す回路図、第７図は
第１図に示したキーコード変換回路７ａおよび第
１最高音検出回路７ｂの一例を示す詳細回路図、
第８図は第１図に示した第２最高音検出回路の一
例を示す詳細回路図、第９図は第１図に示したキ
ーコードメモリ７ｄおよびキーオン検出回路７ｅ
の一例を示す詳細回路図、第１０図、第１１図は
第９図に示したキーオン検出回路の動作を説明す
るための波形図、第１２図は第１図に示したキー
コード・音高電圧変換回路の一例を示す詳細回路
図である。 １ａ……ソロ鍵盤、１ｂ……上鍵盤、１ｃ……
下鍵盤、１ｄ……ペタル鍵盤、２ａ〜２ｄ……
SK，UK，LK，PK押鍵検出回路、３……キーコ
ード加工部、４……発音割当て部、５……ミキシ
ング抵抗、６……第１楽音信号発生部、７……最
高音検出部、７ａ……キーコード変換回路、７ｂ
……第１最高音検出回路、７ｃ……第２最高音検
出回路、７ｄ……キーコードメモリ、７ｅ……キ
ーオン検出回路、７ｆ……カプラ鍵盤選択スイツ
チ部、８……第２楽音信号発生部、８ａ……キー
コード・音高電圧変換部、８ｂ……VCO、８ｃ
……VCF、８ｄ……VCA、８ｅ，８ｆ……EG、
９……タイミング信号発生部。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２の鍵盤部と、 上記第１の鍵盤部に対応して設けられ、該第１
の鍵盤部の押下鍵に対応して供給される鍵情報に
基づき楽音信号を発生する第１の楽音信号発生手
段と、 上記第２の鍵盤部に対応して設けられ、供給さ
れる鍵情報に基づき楽音信号を発生する第２の楽
音信号発生手段と を備えた電子楽器において、 上記第１および第２の鍵盤部の押下鍵の中から
所定の優先順位に従つて１つの押下鍵を選択し、
該選択した押下鍵に対応した鍵情報を上記第２の
楽音信号発生手段に供給する選択供給手段 を設けたことを特徴とする電子楽器。 ２ 第１の鍵音域を有する第１の鍵盤部と、 上記第１の鍵音域より狭い第２の鍵音域を有す
る第２の鍵盤部と、 上記第１の鍵盤部に対応して設けられ、該第１
の鍵盤部の押下鍵に対応して供給される鍵情報に
基づき楽音信号を発生する第１の楽音信号発生手
段と、 上記第２の鍵盤部に対応して設けられ、供給さ
れる鍵情報に基づき楽音信号を発生する第２の楽
音信号発生手段と、 を備えた電子楽器において、 上記第１および第２の鍵盤部の押下鍵の中から
所定の優先順位に従つて１つの押下鍵を選択し、
該選択した押下鍵に対応した鍵情報を上記第２の
楽音信号発生手段に供給するとともに、選択の対
象となる上記第１の鍵盤部の押下鍵を上記第２の
鍵音域に属する押下鍵だけに制限する手段を有す
る選択供給手段 を設けたことを特徴とする電子楽器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887079A JPS55100599A (en) | 1979-01-29 | 1979-01-29 | Electronic musical instrument |
| DE19803002859 DE3002859A1 (de) | 1979-01-29 | 1980-01-26 | Elektronisches musikinstrument |
| US06/376,544 US4424732A (en) | 1979-01-29 | 1982-05-10 | Electronic musical instrument with intermanual performance faculty |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887079A JPS55100599A (en) | 1979-01-29 | 1979-01-29 | Electronic musical instrument |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55100599A JPS55100599A (en) | 1980-07-31 |
| JPS6215877B2 true JPS6215877B2 (ja) | 1987-04-09 |
Family
ID=11704715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP887079A Granted JPS55100599A (en) | 1979-01-29 | 1979-01-29 | Electronic musical instrument |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55100599A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2501181Y2 (ja) * | 1991-10-02 | 1996-06-12 | 山村商事株式会社 | 手提げ袋 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52136615A (en) * | 1976-05-11 | 1977-11-15 | Matsushita Electric Ind Co Ltd | Pedal device for electronic musical instrument |
| JPS542713A (en) * | 1977-06-08 | 1979-01-10 | Nippon Gakki Seizo Kk | Electronic musical instrument |
-
1979
- 1979-01-29 JP JP887079A patent/JPS55100599A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52136615A (en) * | 1976-05-11 | 1977-11-15 | Matsushita Electric Ind Co Ltd | Pedal device for electronic musical instrument |
| JPS542713A (en) * | 1977-06-08 | 1979-01-10 | Nippon Gakki Seizo Kk | Electronic musical instrument |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55100599A (en) | 1980-07-31 |
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