JPS62158387A - Manufacture of semiconductor laser - Google Patents

Manufacture of semiconductor laser

Info

Publication number
JPS62158387A
JPS62158387A JP45686A JP45686A JPS62158387A JP S62158387 A JPS62158387 A JP S62158387A JP 45686 A JP45686 A JP 45686A JP 45686 A JP45686 A JP 45686A JP S62158387 A JPS62158387 A JP S62158387A
Authority
JP
Japan
Prior art keywords
layer
groove
substrate
type inp
active layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP45686A
Other languages
Japanese (ja)
Inventor
Hideaki Horikawa
英明 堀川
Yuka Serizawa
芹沢 由佳
Akihiro Matoba
的場 昭大
Masato Kawahara
正人 川原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP45686A priority Critical patent/JPS62158387A/en
Publication of JPS62158387A publication Critical patent/JPS62158387A/en
Pending legal-status Critical Current

Links

Landscapes

  • Semiconductor Lasers (AREA)

Abstract

PURPOSE:To form an active layer having desired thickness in a region corresponding to a groove section, and to oscillate the title laser by low threshold currents and at a transverse fundamental mode by shaping a first conduction type lower clad layer on a substrate so as to be brought to a flat (100) face. CONSTITUTION:An N-type InP layer is formed onto a P-type InP substrate 31 through liquid-phase epitaxial growth, etc., sections up to the substrate 31 from the surface of the semiconductor layer are removed through etching in predetermined width to a striped shape in parallel with the <011> direction of the substrate 31 to shape a striped groove 33, and an N-type InP current constriction layer 35 is formed. A P-type InP layer 37, a GaInAsP layer 39 and an N-type InP layer 41 are formed onto the substrate 31 containing the current constriction layer 35 and the groove 33 through liquid-phase epitaxial growth. The active layer 39 is changed into a striped active layer 39a, which can be oscillated at a transverse fundamental mode and has width WA, on a region corresponding to the groove 33 of the upper clad first layer 41 through a photolithographic technique. An N-type InP layer 43 and an N-type GaInAsP layer 45 are shaped in succession through a liquid-phase epitaxial growth method, etc.

Description

【発明の詳細な説明】 (産業上の利用分野) この発明は、低閾値電流で、かつ、横基本モードで発振
する半導体レーザ素子に関する。
DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a semiconductor laser device that has a low threshold current and oscillates in a transverse fundamental mode.

(従来の技術) 第2図(A)及びCB)は1文献(アイイーイーイー 
ジャーナル オブ クワアンタム エレクトロニクス(
IEEE Jounal of Quantu+s E
lectoronicg ) 、 QE−18[10]
(1982) P、1704〜1711)に開示された
従来の半導体レーザの構造及びその製造工程を説明する
ための斜視図及び要部断面図である。
(Prior art) Figures 2 (A) and CB) are shown in one document (II
Journal of Quantum Electronics (
IEEE Journal of Quantu+s E
electronicg), QE-18[10]
(1982) P, 1704-1711) for explaining the structure of a conventional semiconductor laser and its manufacturing process.

第2図(A)において、 11はn型InP基板(以下
、基板11と称することもある)を示す、先ず液相エピ
タキシャル成長法によってn型InP層を基板11の(
Zoo)面上に形成する0次に、5i02等をエッチグ
マスクとして用い、n型InP層の表面から基板11の
一部分に達する深さで、ストライプ方向が基板11の<
oit>方向であってこのストライプ方向に直交する断
面がV字形状の溝13をエツチング形成、すると共に、
残存したn型InP層によって電流狭窄層15を形成す
る。このエツチングに用いるエッチャントをHCfL 
H3PO4系のエッチャントとすると、V溝13内部側
面は(111) B面となる。
In FIG. 2(A), reference numeral 11 denotes an n-type InP substrate (hereinafter sometimes referred to as substrate 11). First, an n-type InP layer is formed on the substrate 11 (
Using 5i02 etc. as an etching mask, the stripe direction is formed on the <
oit> direction and perpendicular to the stripe direction, a groove 13 having a V-shaped cross section is formed by etching, and
A current confinement layer 15 is formed by the remaining n-type InP layer. The etchant used for this etching is HCfL.
If an H3PO4-based etchant is used, the inner side surface of the V-groove 13 becomes a (111) B plane.

次に、液相エピタキシャル成長によって、n型InPク
ラッド層17と、GaI nAsP活性層18と、p型
InPクラッド層21と、p型GaI nASPキャッ
プ層23とを、V@13の内面及びn型InP電流狭窄
層15の表面に順次に形成して、第2図(B)に示すウ
ェハ構造を得ていた。
Next, by liquid phase epitaxial growth, the n-type InP cladding layer 17, the GaI nAsP active layer 18, the p-type InP cladding layer 21, and the p-type GaI nASP cap layer 23 are grown on the inner surface of V@13 and the n-type InP They were sequentially formed on the surface of the current confinement layer 15 to obtain the wafer structure shown in FIG. 2(B).

このウェハ構造において、キャップ層23の上側面に正
電極を、基板11の下側面に負電極をそれぞれ設けて半
導体レーザを構成し、この素子に所定バイアスを印加し
て駆動させると、p型InP電流狭窄層15と、この電
流狭窄層15上のn型InPクラッド層17との界面は
逆バイアスとなる。従って、電流はV溝13の部分(V
溝内部)にしか流れない構造となりV溝13内に形成さ
れた三日月状の活性層19aに効率的に電流が注入され
るから、半導体レーザ素子を低閾値電流で発振させるこ
とが出来る。
In this wafer structure, a positive electrode is provided on the upper surface of the cap layer 23 and a negative electrode is provided on the lower surface of the substrate 11 to constitute a semiconductor laser, and when a predetermined bias is applied to this device and driven, the p-type InP The interface between the current confinement layer 15 and the n-type InP cladding layer 17 on the current confinement layer 15 is reverse biased. Therefore, the current flows through the V groove 13 (V
Since current is efficiently injected into the crescent-shaped active layer 19a formed in the V-groove 13, the semiconductor laser device can be oscillated with a low threshold current.

又、上述した文献によれば、このような構造の素子にお
いてV溝13内の活性層19aのg(第2図CB)中、
Wで示す寸法)を1.5μm程度とし、かつ、この活性
層19aの領域の中心部分の厚み(第2図(B)中、d
で示す寸法)を0.1gm程度とすることによって、安
定な横基本モードでの発振が得られるとの報告がある。
Further, according to the above-mentioned literature, in an element having such a structure, in g (FIG. 2 CB) of the active layer 19a within the V-groove 13,
The dimension indicated by W) is approximately 1.5 μm, and the thickness of the central portion of the region of the active layer 19a (d in FIG. 2(B)) is approximately 1.5 μm.
It has been reported that stable oscillation in the transverse fundamental mode can be obtained by setting the dimension (represented by ) to about 0.1 gm.

(発明が解決しようとする問題点) しかしながら、上述したような従来の半導体レーザ素子
の構造では、■溝13内の活性層19aの中心部分の厚
さdをO,1gm程度の厚さ又はさらに薄い厚さに精度
良く形成することが後述するような理由で出来ない、従
って、所望とするような低閾値でかつ横基本モードで発
振する半導体レーザを歩留り良く製造することが出来な
いという問題点があった。
(Problems to be Solved by the Invention) However, in the structure of the conventional semiconductor laser device as described above, (1) the thickness d of the central portion of the active layer 19a in the groove 13 is set to about O, 1 gm or even more. The problem is that it is not possible to accurately form a semiconductor laser with a thin thickness for reasons described later, and therefore it is not possible to manufacture a semiconductor laser with a desired low threshold value and oscillation in the transverse fundamental mode with a high yield. was there.

以下、第3図を参照して、活性層19aの厚さの制御を
精度良く行なうことが出来ない理由を説明する。
The reason why the thickness of the active layer 19a cannot be precisely controlled will be explained below with reference to FIG.

上述したような素子において、前述した通りV溝内の面
は(111) B面である。従って、溝内部に形成され
る活性層19aは、(111) 8面上に形成されてい
るn型InPクラッド層174の表面に成長する。又、
溝外部に形成する活性層は(100)面である電流狭窄
層15の面上に形成されたn型InPクラッド層17b
の表面に成長することになる。
In the above-described element, the plane within the V-groove is the (111) B plane, as described above. Therefore, the active layer 19a formed inside the groove grows on the surface of the n-type InP cladding layer 174 formed on the (111) 8 plane. or,
The active layer formed outside the groove is an n-type InP cladding layer 17b formed on the (100) plane of the current confinement layer 15.
will grow on the surface.

このように構造が複雑でかつ結晶面の異なる複数の表面
に活性層を成長させる場合、第3図に示すように、成長
溶液25のうちのV溝内部及びこの溝近傍の溶液中の溶
質の方が、これ以外の部分の溶液中の溶質よりも核とし
て発生し易く、このため、■溝内部及びこの溝近傍の溶
液中の溶質の濃度が薄くなる。従って、これ以外の部分
(n型InP下側クラッド層の平坦部分17b近傍等)
の溶gi27は矢印28で示すように溝方向に移動する
When growing an active layer on multiple surfaces with a complex structure and different crystal planes, as shown in FIG. This is more likely to occur as a nucleus than the solute in the solution in other parts, and therefore the concentration of the solute in the solution inside the groove and in the vicinity of the groove becomes thinner. Therefore, other parts (near the flat part 17b of the n-type InP lower cladding layer, etc.)
The melt 27 moves in the direction of the groove as shown by the arrow 28.

このように、■溝内部の方がそれ以外の部分よりも核が
発生し易いことによって、活性層の成長速度は溝外部よ
りも溝内部で速くなる。
In this way, (1) nuclei are more likely to be generated inside the groove than in other parts, so that the growth rate of the active layer is faster inside the groove than outside the groove.

このため、例えば活性層の成長時間を1秒程度とした場
合でも、溝内部には0.21Lm以上の厚さの活性層が
成長してしまい、活性層の厚みを所望とするような薄い
厚みでかつ精度良く制御することは極めて難しかった。
For this reason, even if the growth time of the active layer is set to about 1 second, for example, an active layer with a thickness of 0.21 Lm or more will grow inside the groove, and the active layer will not be as thin as desired. It was extremely difficult to control the size and precision.

この発明の目的は、上述した問題点を解決し、溝部分と
対応する領域に所望とする厚みの活性層を有しており、
低閾値電流でかつ横基本モードで発振する半導体レーザ
を簡易に製造することが出来る製造方法を提供すること
にある。
An object of the present invention is to solve the above-mentioned problems, and to provide an active layer with a desired thickness in a region corresponding to the groove portion.
An object of the present invention is to provide a manufacturing method that can easily manufacture a semiconductor laser that oscillates in a transverse fundamental mode with a low threshold current.

(問題点を解決するための手段) この目的の達成を図るため、この発明によれば、第一導
電型InP基板の(100)面上に形成した第二導電型
半導体層に<011>方向のストライプ状溝を形成し残
存する半導体層で電流狭窄層を形成する工程と。
(Means for Solving the Problems) In order to achieve this object, according to the present invention, the second conductive type semiconductor layer formed on the (100) plane of the first conductive type InP substrate has a <011> direction. forming striped grooves and forming a current confinement layer using the remaining semiconductor layer;

この電流狭窄層を含む基板上に第一導電型下側クラッド
層を、この下側クラッド層が平坦な(100)面となる
よう形成する工程と、 この下側クラッド層の前述した溝と対応する領域上に、
<Oll>方向にストライプ状でかつ横基本モード制御
に適した幅を有した活性層を形成する工程と、 この活性層を含む前述した下側クラッド層上に第二導電
型上側クラッド層を形成する工程とを含むことを特徴と
する。
A step of forming a first conductivity type lower cladding layer on the substrate including the current confinement layer so that the lower cladding layer has a flat (100) plane, and a step corresponding to the grooves in the lower cladding layer described above. on the area to
A process of forming an active layer having a stripe shape in the <Oll> direction and having a width suitable for controlling the lateral fundamental mode, and forming a second conductivity type upper cladding layer on the above-mentioned lower cladding layer including this active layer. It is characterized by including the step of.

(作用) この発明の半導体レーザの製造方法によれば、第一導電
型下側クラッド層を電流狭窄層を含む基板上に形成する
際、電流狭窄層を形成するために第二導電型半導体層を
除去して形成されたストライブ溝を埋め込むと共に、こ
の下側クラッド層が平坦な(100)面となるように形
成するから、この下側クラッド層上に形成される活性層
は平坦な層となる。
(Function) According to the method for manufacturing a semiconductor laser of the present invention, when forming the first conductivity type lower cladding layer on the substrate including the current confinement layer, the second conductivity type semiconductor layer is used to form the current confinement layer. The stripe grooves formed by removing the cladding layer are buried and the lower cladding layer is formed to have a flat (100) plane, so the active layer formed on the lower cladding layer is a flat layer. becomes.

従って、活性層の層厚の制御及び活性層のパターニング
を容易に行なえる。
Therefore, it is possible to easily control the layer thickness of the active layer and pattern the active layer.

(実施例) 以下、図面を参照してこの発明の実施例につき説明する
。尚、これらの図はこの発明が理解出来る程度に概略的
に示しであるにすぎず、その形状、寸法及び配置関係は
図示例に限定されるものではない、又、これら図におい
て同一の構成成分については同一の符号を付して示しで
ある。
(Embodiments) Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that these drawings are only schematic representations to enable understanding of the present invention, and the shapes, dimensions, and arrangement relationships thereof are not limited to the illustrated examples, and the same constituent components in these drawings are not limited to the illustrated examples. The same reference numerals are used for the same reference numerals.

第1図(A)〜(D)はこの発明の半導体レーザの製造
方法の一例を説明するための製造工程図である。尚、第
1図CB)〜(D)は第1図(A)に示したウェハのI
−I断面に該当する断面図である。
FIGS. 1A to 1D are manufacturing process diagrams for explaining an example of the method for manufacturing a semiconductor laser of the present invention. In addition, FIG. 1 CB) to (D) are the I of the wafer shown in FIG. 1 (A).
It is a cross-sectional view corresponding to the -I cross section.

各図において、31は第一導電型InP基板としての例
えばp型InP基板(以下、基板31と称することもあ
る)を示す。
In each figure, 31 indicates, for example, a p-type InP substrate (hereinafter sometimes referred to as substrate 31) as a first conductivity type InP substrate.

先ず、この基板31上に、例えば液相エピタキシャル成
長等の好適な方法によって第二導電型半導体層として例
えばn型InP層を形成する。続いて、例えばS i 
02をエツチングマスクとし通常のフォトリソ手法を用
い、この半導体層をこの半導体層表面から基板31に至
るまで基板31のく011>方向と平行にストライプ状
に、かつ、このストライプと直交する方向に所定の幅(
第1図(A)中、Wで示す寸法)でエツチング除去して
ストライプ状溝33を形成すると共に、残存した半導体
層によって、n型InP電流狭窄層35を形成して第1
図(A)に示すウェハ構造を得る。
First, on this substrate 31, for example, an n-type InP layer is formed as a second conductivity type semiconductor layer by a suitable method such as liquid phase epitaxial growth. Then, for example, S i
Using a normal photolithography method using 02 as an etching mask, this semiconductor layer is formed into stripes from the surface of the semiconductor layer to the substrate 31 in parallel to the 011> direction of the substrate 31, and in a predetermined direction orthogonal to the stripes. width (
The striped grooves 33 are formed by etching away the etching (dimensions indicated by W in FIG. 1A), and an n-type InP current confinement layer 35 is formed using the remaining semiconductor layer.
The wafer structure shown in Figure (A) is obtained.

尚、この溝33の幅Wは発振閾値電流に影響する。従っ
て、低閾値電流で発振を行なうためこの@Wを1.54
m以下程度の寸法とするのが望ましい、又、この実施例
では、溝33を、第1図(A)に示すように基板31の
一部もエツチングした状態で形成した溝としであるが、
この溝を形成する目的は電流狭窄層を形成することであ
るから、前述したn型InP半導体層のみをストライプ
状に除去して基板面をエツチングすることなく露田する
溝としても勿論良い、このような溝とすれば、次工程で
行なう下側クラッド居の形成の際、基板31の部分の溝
を埋めるために要する成長を行なう必要がない。
Note that the width W of this groove 33 affects the oscillation threshold current. Therefore, in order to oscillate with a low threshold current, this @W is set to 1.54
The groove 33 is preferably formed by etching a part of the substrate 31 as shown in FIG. 1(A).
Since the purpose of forming this groove is to form a current confinement layer, it is of course possible to use this groove to remove only the n-type InP semiconductor layer mentioned above in a stripe pattern and expose the substrate surface without etching it. With such a groove, there is no need to perform the growth required to fill the groove in the substrate 31 portion when forming the lower cladding layer in the next step.

一方、この実施例のように基板31にまで達する溝を形
成した場合、この溝33の形成に際して用いるエッチャ
ントを例えば従来と同様塩酸・リン酸系エッチャントと
すれば、溝33の内部側面は(111)B面となり、エ
ツチングが進むに従いこの溝33の形状はストライプ方
向と直交する断・面が7字の形状となる。ここで、この
エツチング時間を適正な時間としエツチングを終了する
と溝底面は第1図(A)に示すように平坦な面とす葛こ
とが田米る。尚、次工程で行なう下側クラッド層の成長
時間を短縮する意味から基板部分に形成する溝の深さは
浅い程好ましい。
On the other hand, when a groove reaching the substrate 31 is formed as in this embodiment, if the etchant used to form the groove 33 is, for example, a hydrochloric acid/phosphoric acid etchant as in the conventional case, the inner side surface of the groove 33 is (111 ) B surface, and as the etching progresses, the shape of the groove 33 becomes a figure 7 in cross section/plane perpendicular to the stripe direction. When this etching time is set to an appropriate time and the etching is completed, the bottom surface of the groove becomes a flat surface as shown in FIG. 1(A). Incidentally, in order to shorten the growth time of the lower cladding layer performed in the next step, it is preferable that the depth of the groove formed in the substrate portion be as shallow as possible.

次に、第二回目の結晶成長として例えば液相エピタキシ
ャル成長によって、第一導電型下側クラッド層として例
えばp型InP層37と、活性層としてのGaInAs
P層39と、第層温9型上側クラッドの第一層としてn
型InP層41とを、溝33及び電流狭窄層15を含む
基板31上に形成する。
Next, as a second crystal growth, for example, by liquid phase epitaxial growth, a p-type InP layer 37 is formed as a first conductivity type lower cladding layer, and a GaInAs layer is formed as an active layer.
P layer 39 and n as the first layer of the 9th layer temperature 9 type upper cladding.
A type InP layer 41 is formed on the substrate 31 including the groove 33 and the current confinement layer 15.

この結晶成長において、通常の液相エピタキシャル成長
によって下側クラッド層37の形成を行なうと、溝33
の内部への結晶成長速度が溝外部の部分への成長速度よ
りも速いため溝33は埋め込まれ、従って、溝33及び
電流狭窄層15上に成長する下側クラッド層37を全面
が(100)面の平坦な面とすることが出来る。尚、こ
の下側クラッド層37が平坦な面となった後は、活性層
へ効率的に電流を集中することが出来るよう、この下側
クラッド層37の層厚(第1図(B)中、tlで示す寸
法)は薄いほうが好ましいから、設計に応じた適切な厚
さに形成する。又、素子を駆動する際、電流狭窄層35
と、この電流狭窄層35上の下側クラッド層部分とは逆
バイアスとなるから、これら各層35及び37の第1図
(B)にtl及びtlで示す層厚は駆動電流に対して充
分耐圧の得られる厚みに設定する必要がある。この実施
例では1.を0.5g、mの厚さとし、tlを1.Ou
Lmの厚さとしであるが、これら層厚は素子に要求され
る特性に応じて変更することが出来る。
In this crystal growth, when the lower cladding layer 37 is formed by normal liquid phase epitaxial growth, the grooves 33
Since the crystal growth rate inside the groove is faster than the growth rate outside the groove, the groove 33 is buried, and therefore, the entire surface of the lower cladding layer 37 grown on the groove 33 and the current confinement layer 15 is (100). It can be a flat surface. After the lower cladding layer 37 becomes a flat surface, the thickness of the lower cladding layer 37 (as shown in FIG. 1(B) , tl) is preferably thinner, so it is formed to have an appropriate thickness according to the design. In addition, when driving the device, the current confinement layer 35
Since the lower cladding layer portion on this current confinement layer 35 has a reverse bias, the layer thicknesses of these layers 35 and 37, shown as tl and tl in FIG. 1(B), have sufficient withstand voltage for the drive current. It is necessary to set it to the thickness that can be obtained. In this example, 1. is 0.5 g, thickness is m, and tl is 1. Ou
Although the thickness of Lm is assumed, these layer thicknesses can be changed depending on the characteristics required of the device.

次に、通常のフォトリソ手法によって、上側クラッド第
一層41の溝33に対応する領域上に、基板の<011
>方向に平行にストライプ状で、かつ、このストライプ
方向と直交する方向に横基本モード制御に適した@(第
1図(C)中、W^で示す寸法)を有し例えば5i02
で構成したエツチングマスク(図示せず)を形成する。
Next, by a normal photolithography method, <011
For example, 5i02 has a stripe shape parallel to the direction of
An etching mask (not shown) is formed.

その後、kM#系のエラチャンを用いn型InP上側り
ラッド第一層41の不要部分を除去し、続いて、硫酸系
のエッチャントを用いGaInAsP活性層39の不要
部分を除去する。この工程において、塩酸系のエッチャ
ントはInPのみを選択的にエツチングし、!&酸系の
エッチャントはGaInAsP、のみを選択的にエツチ
ングすることが出来る。従って、活性層39を、横基本
モードで発振可能な1.5pm以下の@W^を有したス
トライプ状の活性層39aとすることが容易に出来る。
Thereafter, an unnecessary portion of the n-type InP upper rad first layer 41 is removed using a kM#-based etchant, and then an unnecessary portion of the GaInAsP active layer 39 is removed using a sulfuric acid-based etchant. In this process, the hydrochloric acid-based etchant selectively etches only InP. The acid-based etchant can selectively etch only GaInAsP. Therefore, the active layer 39 can be easily formed into a striped active layer 39a having @W^ of 1.5 pm or less and capable of oscillating in the transverse fundamental mode.

次に、液相エピタキシャル成長法等の好適な方法によっ
て、第二導電型上側クラッド第二層として例えばn型I
nP層43と、第二導電型キャップ層として例えばn型
GaInAsP層45とを、活性層39aを含む下側ク
ラッドR37上に順次に形成して第1図CD)に示すウ
ェハ構造を得る。尚、上側クラッド第一層のストライプ
状に残存した部分41aは、この上に形成される上側ク
ラッド第二層45と共に、上側クラッド層47を構成す
る次に、図示せずも、p型InP基板31の下側面に正
電極を、キャップ層45の上側面に負電極をそれぞれ設
けて半導体レーザを得ることが出来る。
Next, by a suitable method such as a liquid phase epitaxial growth method, a second conductivity type upper cladding second layer, for example, an n-type I
An nP layer 43 and, for example, an n-type GaInAsP layer 45 as a second conductivity type cap layer are sequentially formed on the lower cladding R37 including the active layer 39a to obtain the wafer structure shown in FIG. 1CD). The remaining striped portions 41a of the first upper cladding layer constitute the upper cladding layer 47 together with the second upper cladding layer 45 formed thereon. A semiconductor laser can be obtained by providing a positive electrode on the lower surface of cap layer 31 and a negative electrode on the upper surface of cap layer 45, respectively.

このような半導体レーザに所定のバイアスを印加して駆
動すると、電流狭窄層35によって電流は溝33付近の
みを流れる。又、活性層39a両側は下側クラッド層3
7と、上側クラッド層47とで構成されるInP接合と
なっているため、この部分よりバンドギャップの小さい
活性層39aの部分に電流は集中して流れるから、低閾
値電流での発振が可能となる。
When such a semiconductor laser is driven by applying a predetermined bias, current flows only near the groove 33 due to the current confinement layer 35 . Further, the lower cladding layer 3 is formed on both sides of the active layer 39a.
7 and the upper cladding layer 47, the current flows concentratedly in the active layer 39a, which has a smaller bandgap than this part, making it possible to oscillate with a low threshold current. Become.

又、活性層3Bの@W^を横基本モード発振に適した幅
に設定しであるから、横基本モードで安定に発振する。
Further, since @W^ of the active layer 3B is set to a width suitable for oscillation in the lateral fundamental mode, stable oscillation is achieved in the lateral fundamental mode.

尚、上述した実施例では活性層38をストライプ状に加
工する際活性層表面が露田することを防止するため、上
側クラット第一層41を活性層上に設は活性層表面の保
護膜とした例で説明した。しかし、上側クラッド第一層
41を用いずに活性層39表面を保護出来、かつ、この
活性層39をストライプ状の活性層39aの形状とする
ことが出来れば、上側クラッド層を第一、第二層とに分
けて形成する必要はない。
In the above embodiment, in order to prevent the surface of the active layer from being exposed when the active layer 38 is processed into a stripe shape, the first upper crat layer 41 is provided on the active layer as a protective film on the surface of the active layer. This is explained using an example. However, if the surface of the active layer 39 can be protected without using the upper cladding first layer 41 and the active layer 39 can be formed into a striped active layer 39a, the upper cladding layer can be There is no need to form the two layers separately.

又、上述した実施例において説明した溝形成方法は他の
好適な方法を用いても良い、  ′又、電流狭窄層形成
用の第二導電型半導体層、第二導電型上側クラッド第二
層及び第二導電型キャップ層の形成を、分子線エピタキ
シャル成長法等の他の好適な方法で行なっても良い。
In addition, other suitable methods may be used for the groove forming method explained in the above-mentioned embodiments. The second conductivity type cap layer may be formed by other suitable methods such as molecular beam epitaxial growth.

又、上述した実施例では基板をp型InP基板を用いた
例で説明した。p型基板を用いた理由は、電流狭窄層の
部分の耐圧がn型基板を用いた場合よりもp型基板を用
いた場合の方が優れているため、高出力動作が期待でき
るからである。
Furthermore, in the above-described embodiments, a p-type InP substrate was used as the substrate. The reason for using a p-type substrate is that the withstand voltage of the current confinement layer is better when using a p-type substrate than when using an n-type substrate, so high output operation can be expected. .

しかし、この発明は、基板をn型基板とし、これに対応
して各層の導電型を反転させ、又、電流狭窄層の層厚等
を最適厚さに選択する等の処理を行なえば、n型基板を
用いた半導体レーザの製造に用いても同様な効果が期待
出来る。
However, in this invention, if the substrate is an n-type substrate, the conductivity type of each layer is inverted correspondingly, and the thickness of the current confinement layer is selected to be the optimum thickness, etc. Similar effects can be expected when used in the manufacture of semiconductor lasers using molded substrates.

(発明の効果) 上述した説明からも明らかなように、この発明の半導体
レーザの製造方法によれば、電流狭窄層を形成するため
第二導電型半導体層を除去して形成されたストライプ溝
を、下側クラッド層を結晶成長する際に埋め込むと共に
、この下側クラッド層が平坦な(Zoo)面となるよう
に形成する。
(Effects of the Invention) As is clear from the above description, according to the method of manufacturing a semiconductor laser of the present invention, the stripe grooves formed by removing the second conductivity type semiconductor layer in order to form the current confinement layer. , the lower cladding layer is buried during crystal growth, and the lower cladding layer is formed to have a flat (Zoo) surface.

次に、この平坦な下側クラッド層上に活性層を成長させ
るから、活性層の成長速度は下側クラッド層全面で等し
い成長速度となる。
Next, since the active layer is grown on this flat lower cladding layer, the growth rate of the active layer is the same over the entire lower cladding layer.

これがため、従来と比較して活性層の厚みの制御を極め
て容易に行なうことが出来る。
Therefore, the thickness of the active layer can be controlled much more easily than in the past.

又、電流狭窄層を形成した基板を用いて半導体レーザを
形成するから、低閾値電流で発振する。
Furthermore, since a semiconductor laser is formed using a substrate on which a current confinement layer is formed, it oscillates with a low threshold current.

さらに、活性層を、選択的にエツチングして横基本モー
ド発振に最適な活性層の幅に容易に制御することが出来
るから、横基本モードで安定に発振する。
Furthermore, since the active layer can be selectively etched to easily control the width of the active layer to the optimum width for transverse fundamental mode oscillation, stable oscillation is achieved in the transverse fundamental mode.

これがため、溝部分と対応する領域に所望とする厚みの
活性層を有しており、低閾値電流でかつ横基本モードで
発振する半導体レーザを簡易に製造することが出来る製
造方法を提供することが出来る。
Therefore, it is an object of the present invention to provide a manufacturing method that can easily manufacture a semiconductor laser that has an active layer of a desired thickness in a region corresponding to the groove portion and that oscillates in a transverse fundamental mode with a low threshold current. I can do it.

【図面の簡単な説明】[Brief explanation of drawings]

第1図(A)〜(D)はこの発明の半導体レーザの製造
方法の説明に供する製造工程図、第2図は(A)及び(
B)は従来の半導体レーザの製造方法を説明するための
製造工程図、第3図は従来技術の説明に供する線図であ
る。 31・・・p型InP基板 33・・・ストライブ状溝 35・・・n型InP電流狭窄層 37・・・p型InP下側クラッド層 39−−・G a I n A s P活性層39a 
−G a I nA’s P活性層41・・・n型In
P層(上側クラッド第一層〕41a・・・上側クラッド
第一層の残存部43・・・n型InP層(上側クラッド
第二層)45・−・n型GaInAsPキ+−/プ層4
7・・・n型InP上側りラッド層。 特許出願人    沖電気工業株式会社J/:p’Hn
P幕gL   35:n型1nP?’流1f1層33 
ストライプ:灰1劃 37’p型InP下イ!+1クラツド13り GaIn
AsP 活・a層 41 n型1nPk−便Iクラ・ンド第一層この発期の
半導体し−サ°゛の製羨シ経図第1図 3(/cl : GaInAsP ?8 a、@4ft
l  1便1クラッド第一層の残尊都43、n型IFI
P上便!クラッド第二冷45 ’ 71 をCraln
AsPキ門ブ屓47 ’ nf InPk側7う7ト“
1二の1i15期の単環4にレーザ)類逢工学1図箪1
図 第2図
FIGS. 1(A) to (D) are manufacturing process diagrams for explaining the manufacturing method of the semiconductor laser of the present invention, and FIG. 2 is (A) and (D).
B) is a manufacturing process diagram for explaining a conventional semiconductor laser manufacturing method, and FIG. 3 is a diagram for explaining the conventional technology. 31... p-type InP substrate 33... striped groove 35... n-type InP current confinement layer 37... p-type InP lower cladding layer 39--G a I n A s P active layer 39a
-G a I nA's P active layer 41... n-type In
P layer (upper cladding first layer) 41a... Remaining portion of upper cladding first layer 43... n-type InP layer (upper cladding second layer) 45... n-type GaInAsP cap+-/p layer 4
7...N-type InP upper rad layer. Patent applicant Oki Electric Industry Co., Ltd. J/: p'Hn
P curtain gL 35: n type 1nP? 'Flow 1f1 layer 33
Stripe: Ash 1st 37' p-type InP bottom! +1 Clad 13ri GaIn
AsP active/a layer 41 n-type 1nPk-conductor I class/nd first layer Manufacturing diagram of this early stage semiconductor layer Figure 1 3 (/cl: GaInAsP ?8 a, @4ft
l 1 flight 1 cladding first layer residual capital 43, n-type IFI
P-post! Craln 2nd Cold 45' 71
AsP side 47 'nf InPk side 7'
12 no 1i 15th period single ring 4 laser) similar engineering 1 diagram 1
Figure 2

Claims (1)

【特許請求の範囲】[Claims] (1)第一導電型InP基板の(100)面上に形成し
た第二導電型半導体層に〈011〉方向のストライプ状
溝を形成し残存する半導体層で電流狭窄層を形成する工
程と、 該電流狭窄層を含む基板上に第一導電型下側クラッド層
を、該下側クラッド層が平坦な(100)面となるよう
形成する工程と、 該下側クラッド層の前記溝と対応する領域上に、〈01
1〉方向にストライプ状でかつ横基本モード制御に適し
た幅を有した活性層を形成する工程と、 該活性層を含む前記下側クラッド層上に第二導電型上側
クラッド層を形成する工程と を含むことを特徴とする半導体レーザの製造方法。
(1) forming a striped groove in the <011> direction in the second conductivity type semiconductor layer formed on the (100) plane of the first conductivity type InP substrate and forming a current confinement layer with the remaining semiconductor layer; forming a first conductivity type lower cladding layer on the substrate including the current confinement layer so that the lower cladding layer has a flat (100) plane; and a step corresponding to the groove of the lower cladding layer. On the area, <01
a step of forming an active layer having a stripe shape in the 1> direction and having a width suitable for controlling the lateral fundamental mode; and a step of forming an upper cladding layer of a second conductivity type on the lower cladding layer including the active layer. A method for manufacturing a semiconductor laser, comprising:
JP45686A 1986-01-06 1986-01-06 Manufacture of semiconductor laser Pending JPS62158387A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP45686A JPS62158387A (en) 1986-01-06 1986-01-06 Manufacture of semiconductor laser

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP45686A JPS62158387A (en) 1986-01-06 1986-01-06 Manufacture of semiconductor laser

Publications (1)

Publication Number Publication Date
JPS62158387A true JPS62158387A (en) 1987-07-14

Family

ID=11474295

Family Applications (1)

Application Number Title Priority Date Filing Date
JP45686A Pending JPS62158387A (en) 1986-01-06 1986-01-06 Manufacture of semiconductor laser

Country Status (1)

Country Link
JP (1) JPS62158387A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10606361B2 (en) 2016-07-27 2020-03-31 Kyocera Corporation Electronic device, control method, and non-transitory computer-readable recording medium

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10606361B2 (en) 2016-07-27 2020-03-31 Kyocera Corporation Electronic device, control method, and non-transitory computer-readable recording medium

Similar Documents

Publication Publication Date Title
JPH02288288A (en) Manufacture of buried hetero-structure laser diode
JPS62158387A (en) Manufacture of semiconductor laser
JPH0552676B2 (en)
JPH0637394A (en) Semiconductor laser device and its manufacture
JPS599990A (en) Manufacture of semiconductor laser
JPS62286294A (en) Manufacture of semiconductor laser
JPH05226774A (en) Semiconductor laser element and its production
JPS59193084A (en) Manufacture of semiconductor laser
JPH07131110A (en) Manufacture of semiconductor laser device
JPH0158676B2 (en)
JPS6349918B2 (en)
JPH0338081A (en) Manufacture of semiconductor laser
JPS6358390B2 (en)
JPH06350197A (en) Method of manufacture semiconductor device
JPH0116035B2 (en)
JPS60242692A (en) Light-emitting element and manufacture thereof
JPH0661582A (en) Manufacture of semiconductor laser device
JPH0897501A (en) Manufacture of semiconductor device
JPS5925398B2 (en) Manufacturing method of semiconductor laser
JPS6119185A (en) Manufacture of semiconductor laser
JPH0260075B2 (en)
JPS6062174A (en) Manufacture of semiconductor laser
JPH03165086A (en) Manufacture of ridge laser
JPS6014487A (en) Semiconductor laser element and manufacture thereof
JPS60107881A (en) Manufacture of semiconductor laser