JPS6119185A - Manufacture of semiconductor laser - Google Patents
Manufacture of semiconductor laserInfo
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- JPS6119185A JPS6119185A JP13948684A JP13948684A JPS6119185A JP S6119185 A JPS6119185 A JP S6119185A JP 13948684 A JP13948684 A JP 13948684A JP 13948684 A JP13948684 A JP 13948684A JP S6119185 A JPS6119185 A JP S6119185A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は低しきい値電流でかつ横基本モードで発振す
る半導体レーザの製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method for manufacturing a semiconductor laser that has a low threshold current and oscillates in a transverse fundamental mode.
(従来の技術)
従来のこのような半導体レーザの製造方法については1
例えば文献(IEEE Journal of Qua
ntumElectronics 、 QE二1B、
[103,(11382) 、p、1704〜171
1)に開示されている。この従来の半導体レーザの構成
及び製造工程を第3図(A)及び(B)を参照して簡単
に説明する。(Prior art) Regarding the conventional manufacturing method of such a semiconductor laser, see 1.
For example, literature (IEEE Journal of Qua
ntumElectronics, QE21B,
[103, (11382), p, 1704-171
1). The structure and manufacturing process of this conventional semiconductor laser will be briefly explained with reference to FIGS. 3(A) and 3(B).
第3図(A)に示すように、第一導電を基板1としての
n −1nP基板の(100)の基板面1a上に第二導
電型層2としてp −InP暦を結晶成長させる。この
p −1nP層2の表面はこの場合(100)面である
。次に、 5i02等をエツチングマスクとして用い
て、このp−1nPJij2の表面から基板1の一部分
に達する深さで、ストライプ方向が(011)方向であ
って、横断面が7字形状の溝3をエツチング形成する。As shown in FIG. 3A, p-InP crystals are grown as a second conductivity type layer 2 on a (100) substrate surface 1a of an n-1nP substrate 1 having a first conductivity. The surface of this p-1nP layer 2 is a (100) plane in this case. Next, using etching mask such as 5i02, grooves 3 with a stripe direction in the (011) direction and a figure-7 cross section are formed at a depth reaching a part of the substrate 1 from the surface of this p-1nPJij2. Form by etching.
このエツチングに用いるエッチャントをHI:JL
H3PO4トするとv溝3の面は(111) B面とな
る。The etchant used for this etching is HI:JL.
When H3PO4 is applied, the surface of the v-groove 3 becomes the (111) B surface.
次に、このV溝3の面及びp −1nP層2の残存部分
2a及び2bの表面に、液相エピタキシャル成長を行っ
て、第一導電型クラッド層4としてのn−InPnチク
9フ、Ga InAsP活性層5、第二導電型クラッド
層6としてのP −InPnチク9フ及び第二導電型キ
ャップ層7としてのp −Ga1nAsPキャップ層を
順次に結晶成長させ第3図(B)の断面図に示すような
ウェハ構造を得る。Next, liquid phase epitaxial growth is performed on the surface of the V groove 3 and the remaining portions 2a and 2b of the p-1nP layer 2 to form n-InPn chips and Ga InAsP as the first conductivity type cladding layer 4. The active layer 5, the P-InPn chip 9 as the second conductivity type cladding layer 6, and the p-Ga1nAsP cap layer as the second conductivity type cap layer 7 are crystal-grown in sequence, and the cross-sectional view shown in FIG. 3(B) is obtained. Obtain a wafer structure as shown.
このウェハ構造は、そのキャップ層7を正電極に、又、
基板1を負電極とした場合、■溝3の外部のp −In
Pブロック層2及びn −1nPクラッド層4との界面
が逆バイアスとなり、電流はV溝3の内部しか流れない
構造となっており、これにより、低しきい値発振が可能
となる。This wafer structure has its cap layer 7 as a positive electrode, and
When the substrate 1 is used as a negative electrode, ■ p -In outside the groove 3
The interface between the P block layer 2 and the n -1nP cladding layer 4 is reverse biased, and the structure is such that current flows only inside the V groove 3, thereby enabling low threshold oscillation.
又、前述の文献から、この構造では、V溝3の内部の三
ヶ月択の活性層5の領域の幅Wを1.5JL膿程度とし
、かつ、この領域の中心部分の厚みdを0.1 gya
程度とすることにより安定な横基本モードで発振が得ら
れることが知られている。Also, from the above-mentioned literature, in this structure, the width W of the region of the active layer 5 inside the V groove 3 is about 1.5 JL, and the thickness d of the central part of this region is 0.5 JL. 1 gya
It is known that stable oscillation in the transverse fundamental mode can be obtained by setting the
(発明が解決しようとする問題点)
しかしながら、この従来構造の場合には、次の理由によ
り上述した活性層5の中央部分の厚みdを0.1 p、
ta程度又はそれ以下に薄くすることが著しく困難であ
った。すなわち、活性層5を成長させる場合、V溝3の
面は(111) B面であるため、溝内ではこの面上に
成長させたn−1nPクラッド層4上への成長となり、
一方、構外の電流ブロック層2の面は(100)面であ
る。この場合、第4図に示すように、成長溶液8のうち
V溝3の内部及びその近傍の溶液中の溶質9がそれ以外
の部分の溶質9よりも核として発生し易く、溶質9の濃
度が薄くなり、従って、V溝3の外部の平担面上の溶液
部分の溶質9がV溝3の近傍や内部へと矢印lOで示す
ように移動する。従って、この成長では、V溝3の内部
の方が核が発生し易く、溝外部に比べて成長速度がかな
り速くなっている。このため、成長時間を1秒程度とし
ても、0.2071m以上成長してしまう。このように
、このV溝内で成長する活性層5の厚みを精度良く薄く
制御することが極めて困難であった。(Problems to be Solved by the Invention) However, in the case of this conventional structure, the thickness d of the central portion of the active layer 5 is set to 0.1 p for the following reason.
It was extremely difficult to reduce the thickness to about ta or less. That is, when growing the active layer 5, since the plane of the V-groove 3 is the (111) B plane, the active layer 5 grows on the n-1nP cladding layer 4 grown on this plane within the groove.
On the other hand, the plane of the current blocking layer 2 outside the structure is the (100) plane. In this case, as shown in FIG. 4, the solute 9 in the solution inside the V-groove 3 and in the vicinity of the growth solution 8 is more likely to be generated as nuclei than the solute 9 in other parts, and the concentration of the solute 9 is becomes thinner, and therefore, the solute 9 in the solution portion on the flat surface outside the V-groove 3 moves to the vicinity or inside the V-groove 3 as shown by the arrow IO. Therefore, in this growth, nuclei are more likely to be generated inside the V-groove 3, and the growth rate is considerably faster than that outside the groove. Therefore, even if the growth time is about 1 second, the growth will be 0.2071 m or more. As described above, it is extremely difficult to accurately control the thickness of the active layer 5 grown within the V-groove.
この発明の目的は溝内に成長させる活性層の厚みを薄く
制御出来る半導体レーザの製造方法を提供することにあ
る。An object of the present invention is to provide a method for manufacturing a semiconductor laser that can control the thickness of an active layer grown in a groove to be thin.
(問題点を解決するための手段)
この目的の達成を図るため、この発明によれば、従来結
晶成長速度の遅かった、■構外の第二導電型層である電
流ブロック層の表面を、エツチングによって、結晶成長
速度がV溝内部の面における速度以上となる面に変える
ことを要旨とする。(Means for Solving the Problems) In order to achieve this object, according to the present invention, the surface of the current blocking layer, which is a second conductivity type layer outside the structure, and which conventionally had a slow crystal growth rate, is etched. The gist is to change the surface to a surface where the crystal growth rate is higher than that of the surface inside the V-groove.
従って、この発明によれば、第一導電型基板の基板面上
に第二導電型層を成長させた後、該層の表面から前記基
板の一部分に達するまでエツチングを行って電流路を形
成するための、横断面が7字形状のストライプ状の第一
溝を形成し、然る後、第一導電型クラッド層、活性層及
び第二導電型クラッド層を液相エピタキシャル成長させ
て、前記第二導電型層の残存部分を電流ブロック層とし
た半導体レーザを製造するに当り、
前記第一溝の形成の前又は後の工程で、該第一溝外の前
記第二導電型層エツチングして結晶成長速度が前記第一
溝の面における結晶成長速度と同一か又はそれより大と
なる面を有する複数個の第二溝を連続形成し、然る後、
前記第−溝及び第二溝の面上に同一成長条件で前記液相
エピタキシャル成長を行うことを特徴とする。Therefore, according to the present invention, after a second conductivity type layer is grown on the substrate surface of the first conductivity type substrate, etching is performed from the surface of the layer until reaching a part of the substrate to form a current path. After that, a first conductivity type cladding layer, an active layer, and a second conductivity type cladding layer are grown by liquid phase epitaxial growth to form a striped first groove having a figure-7 cross section. In manufacturing a semiconductor laser in which the remaining portion of the conductivity type layer is used as a current blocking layer, in a step before or after forming the first groove, the second conductivity type layer outside the first groove is etched to form a crystal. Continuously forming a plurality of second grooves having surfaces whose growth rate is the same as or higher than the crystal growth rate on the surface of the first groove, and then
The method is characterized in that the liquid phase epitaxial growth is performed on the surfaces of the first groove and the second groove under the same growth conditions.
(作用)
このようにすれば、■構外の電流ブロック層の面での活
性層の成長がV溝内での成長と同じかそれよりも速くな
るので、溶質の■溝内及びその近傍への集中を抑制出来
、従って、■溝内での活性層の成長速度を遅くすること
がるので、0.1 gm程度又はそれよりも薄い活性層
を制御良く成長させることが出来る。(Function) By doing this, (1) the growth of the active layer on the surface of the current blocking layer outside the structure will be as fast as or faster than the growth inside the V-groove, so that the solute will (1) be absorbed into the groove and its vicinity. Since concentration can be suppressed and the growth rate of the active layer within the groove can be slowed down, an active layer with a thickness of about 0.1 gm or thinner can be grown with good control.
(実施例)
以下、図面を参照してこの発明の実施例につき説明する
。(Embodiments) Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第1図(A)及び(B)はこの発明の製造方法を説明す
るための主要製造工程図であり、第2図はこの発明の説
明に供する線図である。尚、これら図において、前述し
た第3図(A)及び(B)並びに第4図に示した構成成
分と同様な構成成分については同一の符合を付して示し
、その詳細な説明を省略する。FIGS. 1A and 1B are main manufacturing process diagrams for explaining the manufacturing method of the present invention, and FIG. 2 is a diagram for explaining the invention. In addition, in these figures, the same components as those shown in FIGS. 3 (A) and (B) and FIG. .
第一導電型基板であるn −InP基板1の(100)
基板面la上に第二導電型層であるp −1nP層2を
積層する。この場合、この層2の表面も(100)面と
なる。この発明によれば、その後、電流路を形成するた
めの■溝3(この場合、この溝3を第−溝とする)をエ
ツチングにより形成した後、又は、この■溝3の形成前
に、こめV溝3の外部のp −1nP層2の表面をHC
fLとH,PO,との混合エッチャントを用いてエツチ
ングして複数個の第二溝11を連続形成する。そして、
このエツチングにより得られた第二溝11の面を、この
面での結晶成長速度がV溝3の面での結晶成長速度と同
−又はそれよりも速くなるような面にする。V溝3の面
が(111) B面であるので、この第二溝11の面を
(+11) B面とすれば、第−溝3の面と同一の面と
なる。よって、このエツチングにより、p −InP層
2の表面はこれら連続して形成された第二溝11の結晶
成長速度の速い面に変えられる。(100) of n-InP substrate 1, which is the first conductivity type substrate.
A p-1nP layer 2, which is a second conductivity type layer, is laminated on the substrate surface la. In this case, the surface of this layer 2 also becomes a (100) plane. According to this invention, after forming the groove 3 (in this case, this groove 3 is the -th groove) by etching for forming a current path, or before forming the groove 3, The surface of the p-1nP layer 2 outside the V-groove 3 is HC-treated.
A plurality of second grooves 11 are continuously formed by etching using a mixed etchant of fL, H, and PO. and,
The surface of the second groove 11 obtained by this etching is made into a surface such that the crystal growth rate on this surface is the same as or faster than the crystal growth speed on the V-groove 3 surface. Since the surface of the V groove 3 is the (111) B surface, if the surface of the second groove 11 is set as the (+11) B surface, it becomes the same surface as the −th groove 3 surface. Therefore, by this etching, the surface of the p-InP layer 2 is changed to a surface where the crystal growth rate of the second grooves 11 formed continuously is high.
尚、この第二溝11の大きさは、n −1nP層4を成
長させた時に埋まって表面が(100)面とならないよ
うな程度の大きさとすることが必要である。The size of the second groove 11 needs to be such that when the n -1nP layer 4 is grown, it will not be buried and the surface will not become a (100) plane.
また、この第二溝11の形状はストライプ状であっても
、或いは、その他の形状であっても良く、前述したよう
にこれら第二溝11のエツチングで形成された面が、結
晶成長速度をV溝3の面での成長速度以上となるような
面となれば良い。Further, the shape of the second grooves 11 may be striped or other shapes, and as described above, the surfaces formed by etching of the second grooves 11 increase the crystal growth rate. It is sufficient that the surface has a growth rate higher than that of the V-groove 3 surface.
これら第−及び第二溝3及び11の各面上に、従来と同
様に通常の条件の下で、第一導電型クラッド層であるn
−1nPクラッド層4、GaInAsP活性層5、第
二導電型クラッド層であるp−1nP層6及びp−Ga
InAsPキャップ層7を順次に液相エピタキシャル成
長させて、p −1nP層2の残存部分を電流ブロック
層とした半導体レーザのウェハ構造を得る。On each surface of these first and second grooves 3 and 11, a first conductivity type cladding layer is formed under normal conditions as in the past.
-1nP cladding layer 4, GaInAsP active layer 5, p-1nP layer 6 which is a second conductivity type cladding layer, and p-Ga
InAsP cap layer 7 is sequentially grown by liquid phase epitaxial growth to obtain a semiconductor laser wafer structure in which the remaining portion of p -1nP layer 2 is used as a current blocking layer.
このように、p −InP層2の第二溝11の面上では
Ga InAsP活性層5の成長は速いので、第2図に
示すように、成長溶液8のV溝3外部の部分における溶
質9が第二溝11での活性層成長に使われるので、従来
のようにV溝3内及びその近傍への溶質9の集中移動が
なく、V溝3及び第二溝11上のどの部分でも溶質の成
長条件はほぼ同じになる。As described above, the growth of the Ga InAsP active layer 5 is fast on the surface of the second groove 11 of the p-InP layer 2, so that the solute 9 in the portion outside the V groove 3 of the growth solution 8 is is used for active layer growth in the second groove 11, so there is no concentrated movement of the solute 9 into the V groove 3 and its vicinity as in the conventional case, and the solute 9 does not move anywhere on the V groove 3 and the second groove 11. The growth conditions are almost the same.
従って、■溝3内での活性層5の成長が他の部分よりも
速くなるということがない。これがため、V溝3内での
活性層の成長を数秒で0.1 graかそれよりも薄い
厚みに制御することが出来る。Therefore, the active layer 5 does not grow faster in the groove 3 than in other parts. Therefore, the growth of the active layer within the V-groove 3 can be controlled to a thickness of 0.1 gra or thinner within a few seconds.
このようにして得られた構造の半導体レーザの動作原理
は従来構造の場合と同様であるので説明を省略する。The operating principle of the semiconductor laser having the structure thus obtained is the same as that of the conventional structure, and therefore the explanation thereof will be omitted.
上述した実施例では、第一導電型をn導電型とし、第二
導電型をp導電型としたが、それぞれ反対の導電型とし
ても良い。In the embodiments described above, the first conductivity type is the n-conductivity type and the second conductivity type is the p-conductivity type, but the conductivity types may be opposite to each other.
又、上述した実施例においては、基板にInP基板を用
いたGa1nAsP /InP系の半導体レーザについ
て説明したが、これに限定されるものではなく、AQG
aAs/ GaAs系半導体レーザであってもこの発明
を適用することが出来る。後者の場合には、エッチャン
トとしてNH40Hと、H2O2と、H2Oとを混合し
たものを用いることガ出来る。Furthermore, in the above-mentioned embodiments, a Ga1nAsP/InP-based semiconductor laser using an InP substrate was described, but the invention is not limited to this.
The present invention can also be applied to aAs/GaAs semiconductor lasers. In the latter case, a mixture of NH40H, H2O2, and H2O can be used as the etchant.
(発明の効果)
上述した説明からも明らかなように、この発明によれば
、電流ブロック層を形成するために使用する材料とエッ
チャントとの組合せを選定することにより、電流路を形
成するめのV溝とは別個に、電流ブロック層として供す
る第二導電型層の表面に結晶成長速度がV溝の面におけ
る場合と同じか又はそれよりも大となるような面の第二
溝を形成してこの第二導電型層の表面を前述した第二溝
の面に変え、これら第−及び第二溝の各面上に液相エピ
タキシャル成長を行って活性層を積層させるのであるか
ら、■溝内及びその近傍へ成長溶液の溶質が集中するの
を回避出来る。従って、■溝内での活性層の成長を従来
よりも遅くすることが出来、よって、従来よりも簡単か
つ容易に、活性層を0.i p、tm又はそれよりも薄
く成長させることが出来る。(Effects of the Invention) As is clear from the above description, according to the present invention, by selecting the combination of the material and etchant used to form the current blocking layer, V for forming the current path can be reduced. Separately from the groove, a second groove is formed on the surface of the second conductivity type layer serving as the current blocking layer so that the crystal growth rate is the same as or higher than that on the V-groove plane. The surface of this second conductivity type layer is changed to the surface of the second groove mentioned above, and the active layer is laminated by liquid phase epitaxial growth on each surface of these first and second grooves. It is possible to avoid concentration of solutes in the growth solution in the vicinity. Therefore, (1) the growth of the active layer within the groove can be made slower than before, and therefore, the active layer can be grown more easily than before. It can be grown to ip, tm or thinner.
第1図(A)及び(B)はこの発明の半導体レーザの製
造方法を説明するための製造工程図、第2図はこの発明
の説明に供する線図、第3図(A)及び(B)は従来の
半導体レーザの製造方法を説明するための製造工程図、
第4図は従来の方法の説明に供する線図である。
l・・・第一導電型基板
1a・・・基板面、 2・・・第二導電型層2a
、 2b・・・電流ブロック層
3・・・■溝(第一溝)
4・・・第一導電型クラッド層
5・・・活性層、 6・・・第二導電型クラッド
層7・・・第二導電型キャップ層
8・・・成長溶液、 9・・・溶質
10・・・(溶質の移動を示す)矢印
11・・・第二溝。1(A) and (B) are manufacturing process diagrams for explaining the manufacturing method of the semiconductor laser of the present invention, FIG. 2 is a diagram for explaining the present invention, and FIG. 3(A) and (B). ) is a manufacturing process diagram for explaining a conventional semiconductor laser manufacturing method, and FIG. 4 is a diagram for explaining the conventional method. l...First conductivity type substrate 1a...Substrate surface, 2...Second conductivity type layer 2a
, 2b...Current blocking layer 3...■groove (first groove) 4...First conductivity type cladding layer 5...Active layer, 6...Second conductivity type cladding layer 7... Second conductivity type cap layer 8...Growth solution 9...Solute 10...Arrow 11 (indicating movement of solute)...Second groove.
Claims (1)
せた後、該層の表面から前記基板の一部分に達するまで
エッチングを行って電流路を形成するための、横断面が
V字形状のストライプ状の第一溝を形成し、然る後、第
一導電型クラッド層、活性層及び第二導電型クラッド層
を液相エピタキシャル成長させて、前記第二導電型層の
残存部分を電流ブロック層とした半導体レーザを製造す
るに当り、前記第一溝の形成の前又は後の工程で、該第
一溝外の前記第二導電型層エッチングして結晶成長速度
が前記第一溝の面における結晶成長速度と同一か又はそ
れより大となる面を有する複数個の第二溝を連続形成し
、然る後、前記第一溝及び第二溝の面上に同一成長条件
で前記液相エピタキシャル成長を行うことを特徴とする
半導体レーザの製造方法。 2、特許請求の範囲第1項記載の半導体レーザの製造方
法において、前記基板面を(100)面とし、前記第一
溝の面及び前記第二溝により形成される前記第二導電型
層の表面をそれぞれ(111)B面とすることを特徴と
する半導体レーザの製造方法。[Claims] 1. After growing a second conductivity type layer on the substrate surface of the first conductivity type substrate, etching is performed from the surface of the layer until reaching a part of the substrate to form a current path. A stripe-shaped first groove having a V-shaped cross section is formed for the purpose of forming the second conductive type cladding layer, and then a first conductive type cladding layer, an active layer, and a second conductive type cladding layer are grown by liquid phase epitaxial growth. In manufacturing a semiconductor laser in which the remaining portion of the conductivity type layer is used as a current blocking layer, in a step before or after forming the first groove, the second conductivity type layer outside the first groove is etched to form a crystal. successively forming a plurality of second grooves each having a surface whose growth rate is the same as or higher than the crystal growth rate on the surface of the first groove; A method for manufacturing a semiconductor laser, characterized in that the liquid phase epitaxial growth is performed under the same growth conditions as above. 2. In the method for manufacturing a semiconductor laser according to claim 1, the substrate surface is a (100) plane, and the second conductivity type layer formed by the first groove surface and the second groove is A method for manufacturing a semiconductor laser, characterized in that each surface is a (111)B plane.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13948684A JPS6119185A (en) | 1984-07-05 | 1984-07-05 | Manufacture of semiconductor laser |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13948684A JPS6119185A (en) | 1984-07-05 | 1984-07-05 | Manufacture of semiconductor laser |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6119185A true JPS6119185A (en) | 1986-01-28 |
Family
ID=15246370
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13948684A Pending JPS6119185A (en) | 1984-07-05 | 1984-07-05 | Manufacture of semiconductor laser |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6119185A (en) |
-
1984
- 1984-07-05 JP JP13948684A patent/JPS6119185A/en active Pending
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