JPH0897501A - Manufacture of semiconductor device - Google Patents
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- JPH0897501A JPH0897501A JP23280894A JP23280894A JPH0897501A JP H0897501 A JPH0897501 A JP H0897501A JP 23280894 A JP23280894 A JP 23280894A JP 23280894 A JP23280894 A JP 23280894A JP H0897501 A JPH0897501 A JP H0897501A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、面型の半導体光素子を
半導体ヘテロ構造によって埋め込む半導体装置の作製方
法に係わり、特に結晶成長方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device in which a planar semiconductor optical element is embedded with a semiconductor heterostructure, and more particularly to a crystal growth method.
【０００２】[0002]
【従来の技術】面型の半導体光素子の代表的なものとし
ては、垂直共振器型の面発光レーザが知られている。高
性能化のためには、垂直共振器型面発光レーザでも、導
波路型のレーザと同様に埋め込み構造をとる必要があ
る。2. Description of the Related Art A vertical cavity surface emitting laser is known as a typical surface type semiconductor optical device. In order to improve the performance, the vertical cavity surface emitting laser also needs to have an embedded structure like the waveguide type laser.
【０００３】図１１は、ＧａＡｓ系埋め込み構造の面発
光レーザの構成を示す要部断面図である。図１１におい
て、面発光レーザは、円筒形の活性領域１と上下方向に
平行する２枚の反射鏡２とを有して構成され、活性領域
１は化学エッチング液により円筒形のメサ構造３に加工
され、液相成長法によって埋め込まれている。埋め込み
層４はｐｎｐ構造をとっており、電流はブロックされ
る。FIG. 11 is a cross-sectional view of an essential part showing the structure of a surface emitting laser having a GaAs-based buried structure. In FIG. 11, the surface emitting laser is configured to have a cylindrical active region 1 and two reflecting mirrors 2 parallel to each other in the vertical direction. The active region 1 is formed into a cylindrical mesa structure 3 by a chemical etching solution. Processed and embedded by liquid phase epitaxy. The buried layer 4 has a pnp structure, and the current is blocked.
【０００４】なお、図１１において、２０，２１はクラ
ッド層、２２は拡散領域、２３は電極、２４はバッファ
層、２５はＧａＡｓ基板、２６は電極である。In FIG. 11, 20 and 21 are cladding layers, 22 is a diffusion region, 23 is an electrode, 24 is a buffer layer, 25 is a GaAs substrate, and 26 is an electrode.
【０００５】このように構成された面発光レーザは、従
来では面発光素子を埋め込む場合、埋め込まれるべき領
域を残して他の領域は全てエッチングし、液相成長法な
どの成長法によって埋め込んでいた。In the surface emitting laser having the above-described structure, conventionally, when a surface emitting element is embedded, a region to be embedded is left and all other regions are etched, and the surface emitting device is embedded by a growth method such as a liquid phase growth method. .
【０００６】近年、長波長帯半導体レーザであるＩｎＰ
系導波路型半導体レーザにおいて、半絶縁性ＩｎＰによ
る埋め込み技術が開発された。半絶縁性のＩｎＰで埋め
込むことによって変調速度の高速化，発振閾値の低下な
ど、レーザの性能の向上が図られた。この技術を適用す
ることによって導波路型レーザと同様に面発光レーザや
その他の面型光素子でも性能の向上が期待される。Recently, InP, which is a long-wavelength semiconductor laser,
A buried technique using semi-insulating InP has been developed for a waveguide type semiconductor laser. By embedding with semi-insulating InP, the performance of the laser was improved by increasing the modulation speed and lowering the oscillation threshold. The application of this technique is expected to improve the performance of surface-emitting lasers and other surface-type optical elements as well as waveguide-type lasers.
【０００７】[0007]
【発明が解決しようとする課題】しかしながら、半絶縁
性ＩｎＰの埋め込みのための結晶成長法としては、液相
成長法を用いることはできず、気相成長法に頼らなけれ
ばならない。気相成長法としては、有機金属気相成長法
とハイドライド気相成長法とがよく用いられている。こ
のうち、有機金属成長法は、埋め込まれるメサ構造の近
傍で異常成長が起き易い。However, as the crystal growth method for embedding semi-insulating InP, the liquid phase growth method cannot be used, and the vapor phase growth method must be relied upon. As the vapor phase growth method, a metal organic vapor phase growth method and a hydride vapor phase growth method are often used. Among these, in the organometallic growth method, abnormal growth easily occurs near the embedded mesa structure.
【０００８】導波路型レーザでは、埋め込まれるべきリ
ッジの側壁が異常成長の起こり難い面方位になるように
リッジの方向を選ぶことによって異常成長の問題が解決
される。しかし、側壁が多くの面方位よりなっている面
型光素子では、異常成長が重大な問題となる。In the waveguide type laser, the problem of abnormal growth is solved by selecting the direction of the ridge so that the side wall of the ridge to be embedded has a plane orientation in which abnormal growth does not easily occur. However, in a surface-type optical element in which the side walls have many plane orientations, abnormal growth is a serious problem.
【０００９】一方、ハイドライド気相成長法では、この
ような異常成長が起こり難く、面型光素子の埋め込みに
適している。しかし、この方法にも、文献（第５回InP
andrelated Materials Conference（ＴｈＦ５）でS.Lou
rdudoss等が）で述べているように平坦な表面が得られ
ないという問題があった。On the other hand, in the hydride vapor phase epitaxy method, such abnormal growth is unlikely to occur, and it is suitable for embedding a surface-type optical element. However, this method also applies to the literature (5th InP
S.Lou at andrelated Materials Conference (ThF5)
As described by rdudoss et al.), there is a problem that a flat surface cannot be obtained.
【００１０】図１２は、前述した成長法により方形のメ
サ構造を埋め込んだ場合を説明する図であり、図１２
（ａ）は平面図、図１２（ｂ）は［０１１］方向に沿っ
て切断した断面図、図１２（ｃ）は［０１バー１］方向
で切断した断面図をそれぞれ示したものである。この図
１２に示すように平坦な表面が得られないのは、埋め込
みメサ構造３の側壁５での成長速度が底面６（底面の面
指数は（１００））の成長より速く、しかも、側壁５の
面方向によって成長速度が異なるためである。FIG. 12 is a diagram for explaining a case where a rectangular mesa structure is embedded by the above-mentioned growth method.
12A is a plan view, FIG. 12B is a sectional view taken along the [011] direction, and FIG. 12C is a sectional view taken along the [01 bar 1] direction. As shown in FIG. 12, the flat surface cannot be obtained because the growth rate of the buried mesa structure 3 on the side wall 5 is higher than that of the bottom surface 6 (bottom surface index is (100)). This is because the growth rate varies depending on the surface direction of.
【００１１】したがって、本発明は、前述した従来の課
題を解決するためになされたものであり、その目的は、
気相成長法によって表面が平坦な面型光素子の製作を可
能にする半導体装置の作製方法を提供することにある。Therefore, the present invention has been made to solve the above-mentioned conventional problems, and its purpose is to:
It is an object of the present invention to provide a method for manufacturing a semiconductor device that enables the production of a planar optical element having a flat surface by a vapor growth method.
【００１２】[0012]
【課題を解決するための手段】このような目的を達成す
るために第１の発明は、図１（ａ）に真上から見た平面
図、図１（ｂ）にその断面図でそれぞれ示すように埋め
込まれるメサ構造７の周囲に半導体の壁８を巡らせた構
造を形成し、この構造を埋め込むようにしたものであ
る。In order to achieve such an object, the first invention is shown in FIG. 1 (a) as a plan view seen from directly above and in FIG. 1 (b) as a sectional view thereof. A structure in which a semiconductor wall 8 is formed around the mesa structure 7 thus embedded is formed, and this structure is embedded.
【００１３】また、第２の発明は、図３（ａ），（ｂ）
に平面図で示すようにメサ構造７の側壁５または半導体
の側壁９からの結晶成長速度の速い領域１１で側壁５と
側壁９との間隔を広くし、遅い領域１２では間隔を狭く
するようにしたものである。The second aspect of the invention is shown in FIGS. 3 (a) and 3 (b).
As shown in the plan view, the interval between the sidewall 5 and the sidewall 9 is widened in the region 11 where the crystal growth rate is fast from the sidewall 5 of the mesa structure 7 or the sidewall 9 of the semiconductor, and the interval is narrowed in the slow region 12. It was done.
【００１４】また、第３の発明は、埋め込まれる半導体
メサ構造がＩｎ，Ｇａ，Ａｌ，Ｐ，ＡｓよりなるIII-V
族半導体またはこれらの半導体の積層構造であり、壁を
巡らせた構造を埋め込む半導体が半絶縁性ＩｎＰを用い
たものである。In a third aspect of the invention, the semiconductor mesa structure to be embedded is III-V composed of In, Ga, Al, P and As.
The semiconductor is a group semiconductor or a laminated structure of these semiconductors, and the semiconductor in which the wall-surrounding structure is embedded uses semi-insulating InP.
【００１５】また、第４の発明は、気相成長法としてハ
イドライド成長法またはクロライド成長法を用いたもの
である。Further, the fourth invention uses a hydride growth method or a chloride growth method as a vapor phase growth method.
【００１６】[0016]
【作用】第１の発明においては、半導体の壁８を巡らせ
た構造を少なくとも１つを形成し、この構造を埋め込む
ようにしたことにより、メサ構造７の側壁５と半導体の
壁８の側壁９との両方から成長がはじまり、両者が交わ
ることによって平坦な表面が形成される。この様子を真
上から見た平面図を図２（ａ），（ｂ）に示す。図２
（ａ）では、埋め込みの途中であり、メサ構造７の側壁
５と半導体の側壁９との両方から矢印で示す方向に速い
速度で結晶領域１０が成長している。図２（ｂ）では、
両方の側壁５および側壁９から成長した結晶領域１０が
交わったところであり、平坦な表面が得られる。In the first aspect of the present invention, at least one structure is formed around the semiconductor wall 8 and the structure is embedded, so that the side wall 5 of the mesa structure 7 and the side wall 9 of the semiconductor wall 8 are formed. Growth starts from both and, and a flat surface is formed by the intersection of both. Plan views of this state viewed from directly above are shown in FIGS. Figure 2
In (a), the crystal region 10 is growing at a high speed in the direction indicated by the arrow from both the side wall 5 of the mesa structure 7 and the side wall 9 of the semiconductor during the filling. In FIG. 2 (b),
It is where the crystal regions 10 grown from both sidewalls 5 and 9 intersect, and a flat surface is obtained.
【００１７】図２では、側壁５と側壁９とからの成長速
度が二方向で同じ場合を示しているが、側壁５，側壁９
の方向によって成長速度が異なる場合でも、側壁５と周
囲の側壁９との間が離れ過ぎていない場合には基板に垂
直な方向の成長速度が結晶領域１０でも遅いので、平坦
な表面が得られる。Although FIG. 2 shows the case where the growth rates from the side wall 5 and the side wall 9 are the same in two directions, the side wall 5 and the side wall 9 are the same.
Even if the growth rate is different depending on the direction, the growth rate in the direction perpendicular to the substrate is slow even in the crystal region 10 if the side wall 5 and the surrounding side wall 9 are not too far apart, so that a flat surface can be obtained. .
【００１８】なお、メサ構造７の周囲に側壁５のない場
合には、図１２に示したように近接したメサ構造７の側
壁５から成長した結晶領域１０が交わって一方向には平
坦な表面が得られる。しかし、別の方向では取り残され
る部分が生じ、平坦な表面が得られない。ここで、成長
をさらに続けて取り残された領域を埋めても、先に平坦
になった表面が上方に成長して膨らんでしまい、平坦な
表面は得られない。When there is no side wall 5 around the mesa structure 7, the crystal regions 10 grown from the side walls 5 of the adjacent mesa structure 7 intersect each other as shown in FIG. Is obtained. However, in the other direction, a part which is left behind is generated, and a flat surface cannot be obtained. Here, even if the growth is further continued to fill the remaining region, the previously flat surface grows upward and swells, and a flat surface cannot be obtained.
【００１９】また、第２の発明においては、メサ構造７
の側壁５および半導体の側壁９から成長した結晶領域１
０が同時刻に交わるようにでき、したがって平坦な表面
が得られる。なお、側壁５と側壁９との間隔を正確に同
時刻に成長領域が交わるように設計しなくても、基板表
面に垂直な方向の成長速度は遅いので、平坦な表面が得
られる。In the second invention, the mesa structure 7 is used.
Crystal region 1 grown from side wall 5 of semiconductor and side wall 9 of semiconductor
It is possible for the 0s to cross at the same time, thus obtaining a flat surface. Even if the distance between the side wall 5 and the side wall 9 is not designed so that the growth regions intersect at exactly the same time, the growth rate in the direction perpendicular to the substrate surface is slow, so that a flat surface can be obtained.
【００２０】[0020]
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。 （実施例１）図４は、本発明による半導体装置の作製方
法の一実施例によるメサ構造の埋め込み方法を説明する
図であり、図４（ａ）は上方から見た要部平面図，図４
（ｂ）はその断面図である。本実施例では、埋め込まれ
るメサ構造の層構造には依らず、埋め込む半導体が半絶
縁性ＩｎＰの場合について説明する。Embodiments of the present invention will now be described in detail with reference to the drawings. (Embodiment 1) FIG. 4 is a diagram for explaining a method of embedding a mesa structure according to an embodiment of a method for manufacturing a semiconductor device according to the present invention. FIG. Four
(B) is the sectional view. In the present embodiment, a case will be described in which the semiconductor to be embedded is semi-insulating InP regardless of the layer structure of the embedded mesa structure.
【００２１】まず、図４に示すように（１００）面を有
するＩｎＰ基板Ｓの表面に所定の大きさの開口部を有す
るＳｉＯ2 マスク１３を形成し、このＳｉＯ2 マスク１
３をエッチングマスクとしてＩｎＰ基板Ｓをエタンと水
素とを反応ガスとする反応性イオンエッチングにより凹
溝状に加工して方形のメサ構造７およびこのメサ構造７
を囲む側壁５および壁８の側壁９を形成する。First, as shown in FIG. 4, a SiO 2 mask 13 having an opening of a predetermined size is formed on the surface of an InP substrate S having a (100) plane, and this SiO 2 mask 1 is formed.
3 is used as an etching mask, the InP substrate S is processed into a concave groove shape by reactive ion etching using ethane and hydrogen as reaction gases, and a rectangular mesa structure 7 and this mesa structure 7 are formed.
A side wall 5 and a side wall 9 surrounding the wall 8 are formed.
【００２２】この場合、ＩｎＰ基板Ｓの凹溝状にエッチ
ングした深さＤは約２μｍであり、側壁５と側壁９との
間の間隔Ｌも約２μｍである。次に反応性イオンエッチ
ング後に酸素プラズマ灰化処理と硫酸処理とによりＳｉ
Ｏ2 マスク１３およびエッチング面を清浄化する。In this case, the depth D of the InP substrate S etched into the groove shape is about 2 μm, and the distance L between the side wall 5 and the side wall 9 is also about 2 μm. Then, after reactive ion etching, oxygen plasma ashing treatment and sulfuric acid treatment are performed to form Si.
The O 2 mask 13 and the etching surface are cleaned.
【００２３】次にハイドライド成長法によってＦｅドー
プＩｎＰを約３分間成長する。このとき、ＳｉＯ2 マス
ク１３は、選択成長膜として機能する。図５（ａ），
（ｂ）に成長後の断面図を示す。図５（ａ）および図５
（ｂ）は、それぞれ［０１１］方向および［０１バー
１］方向の断面である。図５に示すようにメサ構造７と
壁８との間は、Ｆｅがドープされ半絶縁性になったＩｎ
Ｐ層１４によって埋め込まれ、しかも、この埋め込み後
のＩｎＰ層１４の表面は平坦である。Next, Fe-doped InP is grown for about 3 minutes by the hydride growth method. At this time, the SiO 2 mask 13 functions as a selective growth film. FIG. 5 (a),
A sectional view after the growth is shown in (b). 5 (a) and 5
(B) is a cross section in the [011] direction and the [01 bar 1] direction, respectively. As shown in FIG. 5, In between the mesa structure 7 and the wall 8 was In doped with Fe to be semi-insulating.
The InP layer 14 is filled with the P layer 14, and the surface of the InP layer 14 after the filling is flat.
【００２４】（実施例２）図６は、本発明による半導体
装置の作製方法の他の実施例によるメサ構造の埋め込み
方法を説明する図であり、本実施例では、メサ構造およ
び埋め込み方法は前述した実施例１と同じである。本実
施例では、図６に示すようにメサ構造７の側壁５とこの
メサ構造７を囲む壁８の側壁９との間隔が成長の速い
［０１１］方向と［０１バー１］方向とで異なってい
る。［０１１］方向では、間隔Ｌ1 が約２０μｍである
のに対して［０１バー１］方向では、間隔Ｌ2 が約８μ
ｍである。凹溝の深さは約４μｍであり、成長時間は約
１６分である。(Embodiment 2) FIG. 6 is a view for explaining a mesa structure embedding method according to another embodiment of the method for manufacturing a semiconductor device according to the present invention. In this embodiment, the mesa structure and the embedding method are the same as those described above. It is the same as in the first embodiment. In this embodiment, as shown in FIG. 6, the distance between the side wall 5 of the mesa structure 7 and the side wall 9 of the wall 8 surrounding the mesa structure 7 is different in the [011] direction and the [01 bar 1] direction in which the growth is fast. ing. In the [011] direction, the distance L 1 is about 20 μm, whereas in the [01 bar 1] direction, the distance L 2 is about 8 μm.
m. The depth of the groove is about 4 μm, and the growth time is about 16 minutes.
【００２５】図７（ａ），（ｂ）は、成長後の断面図を
示したものであり、図７（ａ）および図７（ｂ）は、そ
れぞれ［０１１］方向および［０１バー１］方向に沿っ
て切断したときの断面図である。図７に示すようにメサ
構造７と壁８との間の凹溝部は、Ｆｅがドープされ半絶
縁性になったＩｎＰ層１４によって埋め込まれ、しか
も、側壁５および側壁９の両方向からの埋め込み後のＩ
ｎＰ層１４の表面は平坦である。7 (a) and 7 (b) are cross-sectional views after the growth, and FIGS. 7 (a) and 7 (b) show the [011] direction and [01 bar 1], respectively. It is sectional drawing when it cut | disconnects along a direction. As shown in FIG. 7, the recessed portion between the mesa structure 7 and the wall 8 is filled with the InP layer 14 that is doped with Fe and becomes semi-insulating, and after filling from both directions of the side wall 5 and the side wall 9. Of I
The surface of the nP layer 14 is flat.
【００２６】（実施例３）前述した実施例１および実施
例２では、埋め込まれるメサ構造７の形状が方形であっ
たが、メサ構造７が円形状の場合は、壁８の形状を図８
（ａ）または図８（ｂ）に平面図で示すように円形状ま
たは楕円形状とすれば良い。なお、図８（ｂ）に示すよ
うに壁８を楕円形状にするときは、長軸方向を成長速度
の速い［０１１］方向とする。(Embodiment 3) In Embodiment 1 and Embodiment 2 described above, the shape of the embedded mesa structure 7 is square, but when the mesa structure 7 is circular, the shape of the wall 8 is shown in FIG.
It may be circular or elliptical as shown in the plan view of FIG. When the wall 8 has an elliptical shape as shown in FIG. 8B, the major axis direction is the [011] direction in which the growth rate is high.
【００２７】また、本実施例では、図８（ａ）に示すよ
うに壁８の形状が円形状の場合にはメサ構造７と壁８と
の間の間隔Ｌ3 は約２μｍとし、図８（ｂ）に示すよう
に壁８の形状が楕円形状の場合には長軸方向の間隔Ｌ4
を約２０μｍとし、短軸方向の間隔Ｌ5 を約８μｍとし
ている。また、このメサ構造７の深さとしては、図８
（ａ）に示す円形状の場合は約２μｍ，図８（ｂ）に示
す楕円形状の場合は約４μｍとしている。Further, in this embodiment, as shown in FIG. 8A, when the wall 8 has a circular shape, the interval L 3 between the mesa structure 7 and the wall 8 is about 2 μm. spacing of the long axis direction when the shape of the wall 8 as shown in (b) of the elliptical L 4
Is about 20 μm, and the interval L 5 in the minor axis direction is about 8 μm. The depth of the mesa structure 7 is as shown in FIG.
The circular shape shown in (a) is about 2 μm, and the elliptical shape shown in FIG. 8 (b) is about 4 μm.
【００２８】（実施例４）前述した実施例１〜実施例３
では、メサ構造７の周囲を囲む壁８は一重に形成した場
合について説明したが、この壁８を例えば図９に平面図
または図１０に斜視図でそれぞれ示すように三重の壁８
1 ，８2 ，８3 で形成しても前述と同様の効果が得られ
る。なお、６1 ，６2 ，６3 はメサ構造７と壁８1 およ
び各壁８1，８2 ，８3 間に形成される凹溝部の底面で
ある。(Embodiment 4) Embodiments 1 to 3 described above
In the above, the case where the wall 8 surrounding the periphery of the mesa structure 7 is formed in a single layer has been described, but as shown in the plan view of FIG. 9 or the perspective view of FIG.
Even if it is formed of 1 , 8 2 and 8 3 , the same effect as described above can be obtained. Reference numerals 6 1 , 6 2 and 6 3 are the bottom surfaces of the recessed groove portion formed between the mesa structure 7 and the wall 8 1 and each of the walls 8 1 , 8 2 and 8 3 .
【００２９】以上、４つの実施例を掲げたが、埋め込ま
れるメサ構造７の層構造は、レーザ構造や変調器構造な
ど種々の構造を採ることができる。また、メサ構造７ま
たは壁８からの横方向への成長速度が基板表面に垂直な
方向の成長より速いので、メサ構造７と壁８との間の間
隔に関する制限は緩く、前述した実施例で説明した以外
の種々の寸法も実現可能である。Although the four examples have been described above, the layer structure of the embedded mesa structure 7 may be various structures such as a laser structure and a modulator structure. Further, since the lateral growth rate from the mesa structure 7 or the wall 8 is faster than the growth rate in the direction perpendicular to the substrate surface, the restriction on the distance between the mesa structure 7 and the wall 8 is loose. Various dimensions other than those described are possible.
【００３０】また、前述した実施例では、埋め込み層と
してＦｅドープＩｎＰ層１４を用いた場合について説明
したが、本発明はこれに限定されるものではなく、例え
ばＦｅドープＩｎＰ−ｎ型ＩｎＰ−ｐ型ＩｎＰの３層構
造，ｎｐｎ電流ブロック構造などの種々の構造でも可能
である。In the above-described embodiment, the case where the Fe-doped InP layer 14 is used as the burying layer has been described, but the present invention is not limited to this. For example, Fe-doped InP-n type InP-p. Various structures such as a three-layer structure of type InP and an npn current block structure are also possible.
【００３１】また、前述した実施例では、埋め込みのた
めの気相成長法としてハイドライド成長法を用いた場合
について説明したが、本発明はこれに限定されるもので
はなく、このハイドライド成長法に代えてクロライド成
長法を用いても同様に平坦な埋め込みが可能である。Further, in the above-described embodiment, the case where the hydride growth method is used as the vapor phase growth method for burying is explained, but the present invention is not limited to this, and this hydride growth method is used instead. Even if the chloride growth method is used, flat filling can be performed similarly.
【００３２】[0032]
【発明の効果】以上、説明したように本発明によれば、
気相成長法により半導体メサ構造を平坦に埋め込むこと
ができるので、面発光レーザなどの面型光素子の性能を
大幅に向上させることができる。特に面型光素子の２次
元アレイを製作するときには表面の平坦性は極めて重要
であり、この平坦な表面を持つ面型光素子の製作が容易
に実現可能となるなどの極めて優れた効果が得られる。As described above, according to the present invention,
Since the semiconductor mesa structure can be flatly embedded by the vapor phase growth method, the performance of a surface-type optical element such as a surface emitting laser can be significantly improved. In particular, the flatness of the surface is extremely important when manufacturing a two-dimensional array of surface-type optical elements, and it is possible to obtain extremely excellent effects such as the fact that the surface-type optical element having this flat surface can be easily manufactured. To be
【図１】 本発明による半導体装置の作製方法により埋
め込まれるメサ構造の構成を説明する図である。FIG. 1 is a diagram illustrating a configuration of a mesa structure embedded by a method for manufacturing a semiconductor device according to the present invention.
【図２】 本発明による半導体装置の作製方法により埋
め込まれるメサ構造の埋め込み過程を説明する図であ
る。FIG. 2 is a diagram illustrating a process of embedding a mesa structure that is embedded by a method for manufacturing a semiconductor device according to the present invention.
【図３】 本発明による半導体装置の作製方法により埋
め込まれるメサ構造の側壁の成長速度が面方位によって
大きく異なる場合の埋め込み過程を説明する図である。FIG. 3 is a diagram illustrating an embedding process when the growth rate of the side wall of the mesa structure to be embedded by the method for manufacturing a semiconductor device according to the present invention greatly differs depending on the plane orientation.
【図４】 本発明による半導体装置の作製方法の一実施
例を説明するメサ構造の埋め込み方法を説明する図であ
る。FIG. 4 is a diagram illustrating a method of embedding a mesa structure for explaining an example of a method for manufacturing a semiconductor device according to the present invention.
【図５】 （ａ）は図４で埋め込まれたメサ構造の［０
１１］方向に沿った断面図、（ｂ）はメサ構造の［０１
バー１］方向に沿った断面図である。5 (a) is a diagram showing a structure of [0 of the mesa structure embedded in FIG.
11] is a cross-sectional view taken along the [11] direction, FIG.
It is sectional drawing which followed the bar | burr 1] direction.
【図６】 本発明による半導体装置の作製方法の他の実
施例を説明するメサ構造の埋め込み方法を説明する平面
図である。FIG. 6 is a plan view illustrating a method of embedding a mesa structure for explaining another embodiment of the method for manufacturing a semiconductor device according to the present invention.
【図７】 （ａ）は図６で埋め込まれたメサ構造の［０
１１］方向に沿った断面図、（ｂ）はメサ構造の［０１
バー１］方向に沿った断面図である。FIG. 7 (a) is a [0 of the mesa structure embedded in FIG.
11] is a cross-sectional view taken along the [11] direction, FIG.
It is sectional drawing which followed the bar | burr 1] direction.
【図８】 本発明による半導体装置の作製方法のさらに
他の実施例を説明するメサ構造の埋め込み方法を説明す
る平面図である。FIG. 8 is a plan view explaining a method of embedding a mesa structure for explaining still another embodiment of the method for manufacturing a semiconductor device according to the present invention.
【図９】 本発明による半導体装置の作製方法の他の実
施例を説明するメサ構造の埋め込み方法を説明する平面
図である。FIG. 9 is a plan view illustrating a method of embedding a mesa structure for explaining another embodiment of the method for manufacturing a semiconductor device according to the present invention.
【図１０】 本発明による半導体装置の作製方法の他の
実施例を説明するメサ構造の埋め込み方法を説明する斜
視図である。FIG. 10 is a perspective view illustrating a method of embedding a mesa structure for explaining another embodiment of the method for manufacturing a semiconductor device according to the present invention.
【図１１】 ＧａＡｓ系埋め込み構造の面発光レーザの
構成を示す要部断面図である。FIG. 11 is a cross-sectional view of an essential part showing the configuration of a surface emitting laser having a GaAs-based buried structure.
【図１２】 従来の方法により埋め込まれた方形のメサ
構造を説明する図である。FIG. 12 is a diagram illustrating a rectangular mesa structure embedded by a conventional method.
１…活性領域、２…反射鏡、３…メサ構造、４…埋め込
み層、５…メサ構造の側壁、６，６1 ，６2 ，６3 …底
面、７…メサ構造、８，８1 ，８2 ，８3 …メサ構造の
周囲に巡らされた壁、９…壁の側壁、１０…横方向に成
長した結晶領域、１１…横方向成長速度の速い領域、１
２…横方向成長速度の遅い領域、１３…ＳｉＯ2 マス
ク、１４…ＦｅドープＩｎＰ層、Ｓ…半導体基板。DESCRIPTION OF SYMBOLS 1 ... Active region, 2 ... Reflector, 3 ... Mesa structure, 4 ... Embedded layer, 5 ... Side wall of mesa structure, 6,6 1 , 6 2 , 6 3 ... Bottom surface, 7 ... Mesa structure, 8, 8 1 , 8 2 , 8 3 ... Walls circulated around the mesa structure, 9 ... Side walls of walls, 10 ... Crystal regions grown in the lateral direction, 11 ... Regions in which lateral growth rate is high, 1
2 ... Region with slow lateral growth rate, 13 ... SiO 2 mask, 14 ... Fe-doped InP layer, S ... Semiconductor substrate.
Claims (4)
を半導体によって埋め込む半導体装置の作製方法におい
て、 前記半導体メサ構造の周囲に半導体の壁を巡らせた構造
を少なくとも１つを形成し、前記半導体の壁を巡らせた
構造を埋め込むことを特徴とした半導体装置の作製方
法。1. A method of manufacturing a semiconductor device in which a columnar semiconductor mesa structure is embedded by a semiconductor by a vapor phase growth method, wherein at least one structure having a semiconductor wall is formed around the semiconductor mesa structure, and the semiconductor is formed. A method for manufacturing a semiconductor device, characterized by embedding a structure in which a wall of the semiconductor device is surrounded.
らせた構造が、前記半導体メサ構造の周囲の側壁または
半導体の側壁に垂直な方向の結晶成長速度の速い順に半
導体メサ構造の周囲の側壁と半導体の側壁との間の距離
を広くすることを特徴とした半導体装置の作製方法。2. The semiconductor mesa structure according to claim 1, wherein the structure surrounding the semiconductor wall is a sidewall of the semiconductor mesa structure or a sidewall of the semiconductor mesa structure in order of increasing crystal growth rate in a direction perpendicular to the semiconductor sidewall. A method for manufacturing a semiconductor device, characterized in that a distance between a semiconductor and a sidewall of a semiconductor is widened.
込まれる半導体メサ構造がＩｎ，Ｇａ，Ａｌ，Ｐ，Ａｓ
よりなるIII-V 族半導体またはこれらの半導体の積層構
造であり、前記壁を巡らせた構造を埋め込む半導体が半
絶縁性ＩｎＰであることをことを特徴とした半導体装置
の作製方法。3. The semiconductor mesa structure to be embedded according to claim 1, wherein the semiconductor mesa structure is In, Ga, Al, P, As.
A method for manufacturing a semiconductor device, wherein the semiconductor is a III-V group semiconductor or a laminated structure of these semiconductors, and the semiconductor filling the structure surrounding the wall is semi-insulating InP.
いて、前記気相成長法がハイドライド成長法またはクロ
ライド成長法であることを特徴とした半導体装置の作製
方法。4. The method of manufacturing a semiconductor device according to claim 1, wherein the vapor phase growth method is a hydride growth method or a chloride growth method.
Priority Applications (8)
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|---|---|---|---|
| JP23280894A JP3215908B2 (en) | 1994-09-28 | 1994-09-28 | Method for manufacturing semiconductor device |
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| US08/534,333 US5783844A (en) | 1994-09-28 | 1995-09-27 | Optical semiconductor device |
| EP99250062A EP0955681A3 (en) | 1994-09-28 | 1995-09-27 | Optical semiconductor device and method of fabricating the same |
| US09/027,012 US6403986B1 (en) | 1994-09-28 | 1998-02-20 | Optical semiconductor device and method of fabricating the same |
| US10/067,553 US6790697B2 (en) | 1994-09-28 | 2002-02-04 | Optical semiconductor device and method of fabricating the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012033706A (en) * | 2010-07-30 | 2012-02-16 | Kyoto Univ | Method of manufacturing two-dimensional photonic crystal laser |
| CN117406547A (en) * | 2023-12-15 | 2024-01-16 | 合肥晶合集成电路股份有限公司 | Pseudo-pattern structure of photomask and photomask |
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1994
- 1994-09-28 JP JP23280894A patent/JP3215908B2/en not_active Expired - Fee Related
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