JPS62156848A - チツプ・キヤリヤ - Google Patents
チツプ・キヤリヤInfo
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- JPS62156848A JPS62156848A JP60293512A JP29351285A JPS62156848A JP S62156848 A JPS62156848 A JP S62156848A JP 60293512 A JP60293512 A JP 60293512A JP 29351285 A JP29351285 A JP 29351285A JP S62156848 A JPS62156848 A JP S62156848A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、チップ・キャリヤに於いて、シリコン基板上
にＧａＡｓＭＥＳＦＥＴＩＣチップ或いは、ＨＥＭＴＩ
Ｃチップなど化合物半導体ＩＣチップを搭載し、且つ、
同一シリコン基板上に各種のパッド、シリコン・バイポ
ーラ技術或いはシリコンＭＯＳ技術で形成された入力レ
ベル変換回路及び出力レベル変換回路及び電源変換回路
、コプレーナ型マイクロ・ストリップ・ラインなどを形
成することに依り、高周波特性が良好な高速の化合物半
導体ｔＣを搭載したチップ・キャリヤを得ると共にシリ
コンｊＣとの完全な互換性をもたせるようにしたもので
ある。
にＧａＡｓＭＥＳＦＥＴＩＣチップ或いは、ＨＥＭＴＩ
Ｃチップなど化合物半導体ＩＣチップを搭載し、且つ、
同一シリコン基板上に各種のパッド、シリコン・バイポ
ーラ技術或いはシリコンＭＯＳ技術で形成された入力レ
ベル変換回路及び出力レベル変換回路及び電源変換回路
、コプレーナ型マイクロ・ストリップ・ラインなどを形
成することに依り、高周波特性が良好な高速の化合物半
導体ｔＣを搭載したチップ・キャリヤを得ると共にシリ
コンｊＣとの完全な互換性をもたせるようにしたもので
ある。
本発明は、ＧａＡｓ系ＩＣ（ｉｎｔｅｇｒａｔｅｄ
ｃｉｒｃｕｉｔ）などの化合物半導体ＩＣを搭載するの
に好適であるチップ・キャリヤに関する。
ｃｉｒｃｕｉｔ）などの化合物半導体ＩＣを搭載するの
に好適であるチップ・キャリヤに関する。
一般に、ＧａＡｓＭＥＳＦＥＴＩＣ，ＨＥＭＴＩＣなど
は、セラミック製パッケージ或いはセラミック製チップ
・キャリヤに搭載されることが多い。
は、セラミック製パッケージ或いはセラミック製チップ
・キャリヤに搭載されることが多い。
前記のような実装手段を採った場合、化合物半導体ＩＣ
がボンディング・ワイヤに依るインダクタンスの影響を
受けたり、また、終端抵抗を接続する位置がチップから
離れてしまう為、高周波特性が劣化する欠点がある。
がボンディング・ワイヤに依るインダクタンスの影響を
受けたり、また、終端抵抗を接続する位置がチップから
離れてしまう為、高周波特性が劣化する欠点がある。
また、それ等のＧａＡｓ系ＩＣとシリコン系ＩＣと混用
する場合、ＭＥＳＦ’ＥＴ Ｉ Ｃ，ＨＥＭＴＩＣ等の
ＦＥＴ系の回路でレベル変換回路を作成しないと、汎用
のシリコンＩＣのシステムに搭載することはできない。
する場合、ＭＥＳＦ’ＥＴ Ｉ Ｃ，ＨＥＭＴＩＣ等の
ＦＥＴ系の回路でレベル変換回路を作成しないと、汎用
のシリコンＩＣのシステムに搭載することはできない。
更にまた、シリコン系ＩＣと前記ＧａＡｓ系ＩＣとの電
源電圧の相違もそれ等を混用する際の障害になっている
。
源電圧の相違もそれ等を混用する際の障害になっている
。
本発明は、化合物半導体ＩＣ５特に、高速の化金物半導
体ＩＣを搭載するのに好適なチップ・キャリヤを提供す
る。
体ＩＣを搭載するのに好適なチップ・キャリヤを提供す
る。
〔問題点を解決するための手段〕
本発明に依るチップ・キャリヤに於いては、シリコン基
板上に搭載された化合物半導体ＩＣチップ（例えば化合
物半導体ｒｃチップ１３）と、前記シリコン基板上に形
成され前記化合物半導体■Ｃチップとボンディング・ワ
イヤ（例えばボンディング・ワイヤ１４）で接続される
パッドと、前記シリコン基板上に形成された入力用バン
ド（例えば入力用パッド３）及び出力用パッド（例えば
出力用パッド４）と、前記シリコン基板上にシリコン・
バイポーラ技術或いはシリコンＭＯＳ技術で形成された
入力レベル変換回路（例えば入力レベル変換回路５）及
び出力レベル変換回路（例えば出力レベル変換回路６）
及び電源変換回路（例えば電源変換回路９）と、 前記シリコン基板上に形成され所要個所を結ぶコプレー
ナ型マイクロ・ストリップ・ライン（例えばコプレーナ
型マイクロ・ストリップ・ライン８）とを備えてなる構
成を採っている。
板上に搭載された化合物半導体ＩＣチップ（例えば化合
物半導体ｒｃチップ１３）と、前記シリコン基板上に形
成され前記化合物半導体■Ｃチップとボンディング・ワ
イヤ（例えばボンディング・ワイヤ１４）で接続される
パッドと、前記シリコン基板上に形成された入力用バン
ド（例えば入力用パッド３）及び出力用パッド（例えば
出力用パッド４）と、前記シリコン基板上にシリコン・
バイポーラ技術或いはシリコンＭＯＳ技術で形成された
入力レベル変換回路（例えば入力レベル変換回路５）及
び出力レベル変換回路（例えば出力レベル変換回路６）
及び電源変換回路（例えば電源変換回路９）と、 前記シリコン基板上に形成され所要個所を結ぶコプレー
ナ型マイクロ・ストリップ・ライン（例えばコプレーナ
型マイクロ・ストリップ・ライン８）とを備えてなる構
成を採っている。
前記手段を採ることに依り、高周波特性が良好な高速の
化合物半導体ＩＣを搭載したチップ・キャリヤを得ると
共にシリコンＩＣとの完全な互換性をもたせることがで
きる。
化合物半導体ＩＣを搭載したチップ・キャリヤを得ると
共にシリコンＩＣとの完全な互換性をもたせることがで
きる。
第１図は本発明一実施例の要部平面図を表している。
図に於いて、１はシリコン基板、２はアース琢電膜、３
は入力用パッド、４は例えば５０ 〔Ω〕である終端抵
抗、５は入力レベル変換回路、６は出力レベル変換回路
、７は出力用バンド、８はコプレーナ型マイクロ・スト
リップ・ライン、９は電源変換回路、１０は側路コンデ
ンサ、１１は接地側電源レベル・ライン、１２はチップ
固着用メタライズ膜、ＶＳＳは接地側電源レベル、ＧＮ
Ｄは接地をそれぞれ示している。
は入力用パッド、４は例えば５０ 〔Ω〕である終端抵
抗、５は入力レベル変換回路、６は出力レベル変換回路
、７は出力用バンド、８はコプレーナ型マイクロ・スト
リップ・ライン、９は電源変換回路、１０は側路コンデ
ンサ、１１は接地側電源レベル・ライン、１２はチップ
固着用メタライズ膜、ＶＳＳは接地側電源レベル、ＧＮ
Ｄは接地をそれぞれ示している。
第２図は第１図に見られるチップ・キャリヤにＭＥＳＦ
ＥＴＩＣチップ或いはＨＥＭＴ Ｉ Ｃチップなどの化
合物半導体ＩＣチップを搭載した状態を表す要部平面図
であり、第１図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
ＥＴＩＣチップ或いはＨＥＭＴ Ｉ Ｃチップなどの化
合物半導体ＩＣチップを搭載した状態を表す要部平面図
であり、第１図に於いて用いた記号と同記号は同部分を
示すか或いは同じ意味を持つものとする。
図に於いて、１３は搭載された化合物半導体ＩＣチップ
、１４はボンディング・ワイヤをそれぞれ示している。
、１４はボンディング・ワイヤをそれぞれ示している。
各図から明らかなように、ＩＣチップ１３はチップ・キ
ャリヤの略中央に搭載され、ＩＣチップ１３のパッドと
そのごく近くに在るチップ・キャリヤのパッドとをボン
ディング・ワイヤ１４で接続し、また、必要に応じ、各
バンドの近傍にイオン注入技術を適用して終端抵抗４を
形成して終端することで高周波の反射を防止している。
ャリヤの略中央に搭載され、ＩＣチップ１３のパッドと
そのごく近くに在るチップ・キャリヤのパッドとをボン
ディング・ワイヤ１４で接続し、また、必要に応じ、各
バンドの近傍にイオン注入技術を適用して終端抵抗４を
形成して終端することで高周波の反射を防止している。
このようにすると、ボンディング・ワイヤ１４が短くて
済み、また、終端位置がＩＣチップ１３の近傍であるこ
とから高周波波形の劣化を防止することができる。
済み、また、終端位置がＩＣチップ１３の近傍であるこ
とから高周波波形の劣化を防止することができる。
また、チップ・キャリヤ上の信号線は終端抵抗と同じイ
ンピーダンスに設計されたコプレーナ型マイクロ・スト
リップ・ライン８で構成されている。
ンピーダンスに設計されたコプレーナ型マイクロ・スト
リップ・ライン８で構成されている。
また、側路コンデンサ１０は、シリコンＩＣプロセスを
適用することに依り、チップ・キャリヤ上に作成される
。
適用することに依り、チップ・キャリヤ上に作成される
。
また、化合物半導体ＩＣとシリコン・バイポーラＩＣと
の入力レベル変換回路５及び出力レベル変換回路６、電
源変換回路９がシリコン・バイポーラ・プロセスを適用
することに依り、チップ・キャリヤ上に作成される。こ
のようにすると、このチップ・キャリヤは、シリコン・
バイポーラのチップ・キャリヤと完全に互換性を持った
ものとなる。
の入力レベル変換回路５及び出力レベル変換回路６、電
源変換回路９がシリコン・バイポーラ・プロセスを適用
することに依り、チップ・キャリヤ上に作成される。こ
のようにすると、このチップ・キャリヤは、シリコン・
バイポーラのチップ・キャリヤと完全に互換性を持った
ものとなる。
前記実施例では、ＧａＡｓＭＥＳＦＥＴＩＣやＨＥＭＴ
ＩＣなどの化合物半導体ＩＣとシリコン・バイポーラ技
術を適用したチップ・キャリヤとを結合したが、前記し
たチップ・キャリヤにシリコンＮＭＯＳ技術やシリコン
ＣＭＯＳ技術を適用して所要の回路を構成すれば、ＮＭ
ＯＳと互換性があるチップ・キャリヤ或いはＣＭＯ５と
互換性があるチップ・キャリヤなどを容易に得ることが
できる。
ＩＣなどの化合物半導体ＩＣとシリコン・バイポーラ技
術を適用したチップ・キャリヤとを結合したが、前記し
たチップ・キャリヤにシリコンＮＭＯＳ技術やシリコン
ＣＭＯＳ技術を適用して所要の回路を構成すれば、ＮＭ
ＯＳと互換性があるチップ・キャリヤ或いはＣＭＯ５と
互換性があるチップ・キャリヤなどを容易に得ることが
できる。
本発明に依るチップ・キャリヤに於いては、シリコン基
板上にＧａＡｓＭＥＳＦＥＴＩＣチップ或いは、）（Ｅ
ＭＴＩＣチップなど化合物半導体ＩＣチップを搭載し、
且つ、同一シリコン基板上に各種のパッド、シリコン・
バイポーラ技術或いはシリコンＭＯＳ技術で形成された
入力レベル変換回路及び出力レベル変換回路及び電源変
換回路、コプレーナ型マイクロ・ストリップ・ラインな
どを形成した構成を採っている。
板上にＧａＡｓＭＥＳＦＥＴＩＣチップ或いは、）（Ｅ
ＭＴＩＣチップなど化合物半導体ＩＣチップを搭載し、
且つ、同一シリコン基板上に各種のパッド、シリコン・
バイポーラ技術或いはシリコンＭＯＳ技術で形成された
入力レベル変換回路及び出力レベル変換回路及び電源変
換回路、コプレーナ型マイクロ・ストリップ・ラインな
どを形成した構成を採っている。
このような構成に依ると、高周波特性が良好な高速の化
合物半導体ＩＣを搭載したチップ・キャリヤを得ること
ができ、また、そのチップ・キャリヤはシリコンＩＣか
らなるチップ・キャリヤとの完全な互換性をもっている
ので、化合物半導体ＩＣとシリコンＩＣとを混用する場
合には非常に有効である。
合物半導体ＩＣを搭載したチップ・キャリヤを得ること
ができ、また、そのチップ・キャリヤはシリコンＩＣか
らなるチップ・キャリヤとの完全な互換性をもっている
ので、化合物半導体ＩＣとシリコンＩＣとを混用する場
合には非常に有効である。
第１図及び第２図は本発明一実施例の要部平面図をそれ
ぞれ表している。 図に於いて、１はシリコン基板、２はアース導電膜、３
は入力用パッド、４は例えば５０（Ω〕である終端抵抗
、５は入力レベル変換回路、６は出力レベル変換回路、
７は出力用パッド、８はコプレーナ型マイクロ・ストリ
ップ・ライン、９は電源変換回路、１０は側路コンデン
サ、１１は接地側電源レベル・ライン、１２はチップ固
着用メタライズ膜、１３は搭載された化合物半導体ＩＣ
チップ、１４はボンディング・ワイヤ、ＶＳＳは接地側
電源レベル、ＧＮＤは接地をそれぞれ示している。
ぞれ表している。 図に於いて、１はシリコン基板、２はアース導電膜、３
は入力用パッド、４は例えば５０（Ω〕である終端抵抗
、５は入力レベル変換回路、６は出力レベル変換回路、
７は出力用パッド、８はコプレーナ型マイクロ・ストリ
ップ・ライン、９は電源変換回路、１０は側路コンデン
サ、１１は接地側電源レベル・ライン、１２はチップ固
着用メタライズ膜、１３は搭載された化合物半導体ＩＣ
チップ、１４はボンディング・ワイヤ、ＶＳＳは接地側
電源レベル、ＧＮＤは接地をそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 シリコン基板上に搭載された化合物半導体ＩＣチップと
、 前記シリコン基板上に形成され前記化合物半導体ＩＣチ
ップとボンディング・ワイヤで接続されるパッドと、 前記シリコン基板上に形成された入力用パッド及び出力
用パッドと、 前記シリコン基板上にシリコン・バイポーラ技術或いは
シリコンＭＯＳ技術で形成された入力レベル変換回路及
び出力レベル変換回路及び電源変換回路と、 前記シリコン基板上に形成され所要個所を結ぶコプレー
ナ型マイクロ・ストリップ・ラインとを備えてなること
を特徴とするチップ・キャリヤ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293512A JPS62156848A (ja) | 1985-12-28 | 1985-12-28 | チツプ・キヤリヤ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60293512A JPS62156848A (ja) | 1985-12-28 | 1985-12-28 | チツプ・キヤリヤ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62156848A true JPS62156848A (ja) | 1987-07-11 |
Family
ID=17795697
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60293512A Pending JPS62156848A (ja) | 1985-12-28 | 1985-12-28 | チツプ・キヤリヤ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62156848A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424034B1 (en) * | 1998-08-31 | 2002-07-23 | Micron Technology, Inc. | High performance packaging for microprocessors and DRAM chips which minimizes timing skews |
-
1985
- 1985-12-28 JP JP60293512A patent/JPS62156848A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6424034B1 (en) * | 1998-08-31 | 2002-07-23 | Micron Technology, Inc. | High performance packaging for microprocessors and DRAM chips which minimizes timing skews |
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