JPS62155523A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62155523A JPS62155523A JP29690185A JP29690185A JPS62155523A JP S62155523 A JPS62155523 A JP S62155523A JP 29690185 A JP29690185 A JP 29690185A JP 29690185 A JP29690185 A JP 29690185A JP S62155523 A JPS62155523 A JP S62155523A
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- Japan
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- silicon
- attached
- lead frame
- semiconductor element
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- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/8319—Arrangement of the layer connectors prior to mounting
- H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に固着に用い
る金の材料の節約及び固着装置の単純化、I・ラブルの
低減等が達成できる半導体素子の固着方法に関する。
る金の材料の節約及び固着装置の単純化、I・ラブルの
低減等が達成できる半導体素子の固着方法に関する。
従来、シリコンの半導体素子の固着方法としては導電性
、熱抵抗、信頼性等が優れていることから金シリコンの
共晶半田が多く使用されていた。
、熱抵抗、信頼性等が優れていることから金シリコンの
共晶半田が多く使用されていた。
金シリコンの共晶半田を形成する金は、一般には、素子
を固着する直前に金箔テープをパンチするか又はカット
し比較的高温状態でフレームに付着して供給される。し
かる後にシリコン素子を載置し、金シリコンの共晶を作
り固着していた。
を固着する直前に金箔テープをパンチするか又はカット
し比較的高温状態でフレームに付着して供給される。し
かる後にシリコン素子を載置し、金シリコンの共晶を作
り固着していた。
上述した従来の固着方法では、金箔の厚さが8μ以下の
寸法になると機械的強度の保持が困難となり、金箔テー
プ切れ、付着ミス、及び位置精度悪化等の不具合が生じ
易く、金の使用量には、限界があり、金の使用量低減は
、不可能であった。
寸法になると機械的強度の保持が困難となり、金箔テー
プ切れ、付着ミス、及び位置精度悪化等の不具合が生じ
易く、金の使用量には、限界があり、金の使用量低減は
、不可能であった。
又、この金箔付着による固着方法は、金箔付着機構が製
造中のトラブル発生の最大原因の要因であった。一方素
子固着装置に於ては、金箔付着機構が取付けられるため
に固着装置のコストアップにもなっていた。
造中のトラブル発生の最大原因の要因であった。一方素
子固着装置に於ては、金箔付着機構が取付けられるため
に固着装置のコストアップにもなっていた。
本発明の目的は、上述した従来の欠点を除去し、金の使
用量を大幅に低減し、固着方法を簡略化し固着装置のコ
スト低減、稼動率の向上をはかり、素子固着のトラブル
を大幅に低減できる半導体装置の製造方法を提供するこ
とにある。
用量を大幅に低減し、固着方法を簡略化し固着装置のコ
スト低減、稼動率の向上をはかり、素子固着のトラブル
を大幅に低減できる半導体装置の製造方法を提供するこ
とにある。
本発明の半導体装置の製造方法は、リードフレーム上に
半導体素子をAu−3iの共晶により固着する半導体装
置の製造方法に於て、前記半導体素子の裏面にあらかじ
め金を付着し、該付着した金のみで金シリコン共晶半田
を作り半導体素子をリードフレーム上に固着することに
より精成される。
半導体素子をAu−3iの共晶により固着する半導体装
置の製造方法に於て、前記半導体素子の裏面にあらかじ
め金を付着し、該付着した金のみで金シリコン共晶半田
を作り半導体素子をリードフレーム上に固着することに
より精成される。
次に本発明の実施例について図面を参照して説明する。
第1図乃至第4図は本発明の一実施例を説明するために
工程順に示した断面図及び一部工程の平面図である。
工程順に示した断面図及び一部工程の平面図である。
第1図において、シリコンウェーハ1の裏面に蒸着又は
メッキにより金層2を約1μm付着する。
メッキにより金層2を約1μm付着する。
金の厚さは、最低0.8μ以上あれば素子固着に問題は
生じない。0.81zm以下に薄くなると機械的接着強
度かよりくなることを実験の結果確認した。尚裏面がN
型のシリコン素子については、裏面のオーミック特性を
保証するため金にRlkのアンチモンを添加した合金を
用いる。P型のシリコン素子の場合は純金を用いる。第
2図は素子にするためウェーハ貼付はテープ4に裏面金
付着済みウェーハ3を貼付け、ダイシングカッターによ
り素子を分離する。素子分離はハーフ・カットではなく
スルー・カットにするのが好ましい。第3図は分離され
た素子の裏面金付着済シリコン素子5である。
生じない。0.81zm以下に薄くなると機械的接着強
度かよりくなることを実験の結果確認した。尚裏面がN
型のシリコン素子については、裏面のオーミック特性を
保証するため金にRlkのアンチモンを添加した合金を
用いる。P型のシリコン素子の場合は純金を用いる。第
2図は素子にするためウェーハ貼付はテープ4に裏面金
付着済みウェーハ3を貼付け、ダイシングカッターによ
り素子を分離する。素子分離はハーフ・カットではなく
スルー・カットにするのが好ましい。第3図は分離され
た素子の裏面金付着済シリコン素子5である。
次に、第3図のシリコン素子5は、第4図に示す様にリ
ードフレーム7に載置し、不活性ガス界囲中で加熱し、
金シリコンの共晶半田6によって、半導体素子らをリー
ドフレーム7に固着する。リードフし・−ムは、Auメ
ッキ又はAgメッキにしておけば良好な接続ができる。
ードフレーム7に載置し、不活性ガス界囲中で加熱し、
金シリコンの共晶半田6によって、半導体素子らをリー
ドフレーム7に固着する。リードフし・−ムは、Auメ
ッキ又はAgメッキにしておけば良好な接続ができる。
以上説明した様に本発明は、リードフレームへ半導体素
子を固着するための金の供給方法として、あらかじめシ
リコン素子の裏面に金を付着することで金の付着量を精
密にコントロールが可能となった。この結果金の使用量
は従来の方法に比べ1/10〜1/20まで低減出来た
。又、金は付着されているので従来起った金箔テープ切
れ、付着ミス、位置精度悪化等の不具合は生じない。又
、半導体素子固着装置への金箔付着機構の取付けが不要
になり素子固着製造工程のトラブルが半減し装置の稼動
率が大巾に向上した。且つ固着装置のコス)・も低減し
その効果は大きい。
子を固着するための金の供給方法として、あらかじめシ
リコン素子の裏面に金を付着することで金の付着量を精
密にコントロールが可能となった。この結果金の使用量
は従来の方法に比べ1/10〜1/20まで低減出来た
。又、金は付着されているので従来起った金箔テープ切
れ、付着ミス、位置精度悪化等の不具合は生じない。又
、半導体素子固着装置への金箔付着機構の取付けが不要
になり素子固着製造工程のトラブルが半減し装置の稼動
率が大巾に向上した。且つ固着装置のコス)・も低減し
その効果は大きい。
第1図乃至第4図は本発明の一実施例を説明するために
工程順に示した断面図及び一部工程の平面図である。 1・・・シリコンウェーハ、2・・・金層、3・・・金
付着済シリコンウェーハ、4・・・ウェーハ貼付はテー
プ、5・・・裏面金付着済シリコン素子、6・・・金シ
リコン共晶半田、7・・・リードフレーム。
工程順に示した断面図及び一部工程の平面図である。 1・・・シリコンウェーハ、2・・・金層、3・・・金
付着済シリコンウェーハ、4・・・ウェーハ貼付はテー
プ、5・・・裏面金付着済シリコン素子、6・・・金シ
リコン共晶半田、7・・・リードフレーム。
Claims (1)
- リードフレーム上に半導体素子をAu−Siの共晶によ
り固着する半導体装置の製造方法に於て、前記半導体素
子裏面にあらかじめ金を付着し該金のみで、金シリコン
共晶半田を作り半導体素子をリードフレームー上に固着
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29690185A JPS62155523A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29690185A JPS62155523A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62155523A true JPS62155523A (ja) | 1987-07-10 |
Family
ID=17839622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29690185A Pending JPS62155523A (ja) | 1985-12-27 | 1985-12-27 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62155523A (ja) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49124975A (ja) * | 1973-04-02 | 1974-11-29 | ||
JPS52132778A (en) * | 1976-04-30 | 1977-11-07 | Matsushita Electronics Corp | Manufacture for semiconductor device |
JPS5519804A (en) * | 1978-07-28 | 1980-02-12 | Toshiba Corp | Method of manufacturing semiconductor device |
-
1985
- 1985-12-27 JP JP29690185A patent/JPS62155523A/ja active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS49124975A (ja) * | 1973-04-02 | 1974-11-29 | ||
JPS52132778A (en) * | 1976-04-30 | 1977-11-07 | Matsushita Electronics Corp | Manufacture for semiconductor device |
JPS5519804A (en) * | 1978-07-28 | 1980-02-12 | Toshiba Corp | Method of manufacturing semiconductor device |
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