JPS62143464A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
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- JPS62143464A JPS62143464A JP28303985A JP28303985A JPS62143464A JP S62143464 A JPS62143464 A JP S62143464A JP 28303985 A JP28303985 A JP 28303985A JP 28303985 A JP28303985 A JP 28303985A JP S62143464 A JPS62143464 A JP S62143464A
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Abstract
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は半導体素子の製造方法に関し、特にバイポーラ
トランジスタの製造方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION (Field of Industrial Application) The present invention relates to a method of manufacturing a semiconductor device, and particularly to a method of manufacturing a bipolar transistor.
(従来の技術)
バイポーラ・トランジスタにおいて、ベース電極をエミ
ッタ電極の近くに形成することによって素子の性能は太
きく向上される。しかし従来は、エミッタ電極とベース
電極が別々に形成されていたのでこれらの電極間の距離
を大きくせざるを得なかった。最近、文献電子通信学会
総合大会予稿集(昭和60年春)第2−370頁及び第
2−371頁にセルファライン・ヘテロ接合パイポーラ
トランジスタが記載されている。そこでは、ベース電極
を形成する際、(エミッタ電極の・ぐターン体を有した
SiNx膜をマスクとした)反応性イオンエツチング技
術によってベース層を露出し、残されたエミッタ層の側
壁をSiO□で覆う。このS iO2膜をエミッタ層ベ
ース電極間の范縁膜として使いベース電極を形成する。(Prior Art) In a bipolar transistor, the performance of the device is greatly improved by forming the base electrode near the emitter electrode. However, in the past, since the emitter electrode and the base electrode were formed separately, the distance between these electrodes had to be increased. Recently, a self-line heterojunction bipolar transistor has been described in the Proceedings of the General Conference of the Institute of Electronics and Communication Engineers (Spring 1985), pages 2-370 and 2-371. When forming the base electrode, the base layer is exposed by reactive ion etching technology (using the SiNx film with the emitter electrode pattern as a mask), and the sidewalls of the remaining emitter layer are etched with SiO□. cover with This SiO2 film is used as a frame film between the emitter layer and base electrode to form a base electrode.
その後ベース電極を絶縁体で埋め込み、エミッタ層上の
不用な物質を除去し、このエミッタ層上にエミッタ電極
を形成する。Thereafter, the base electrode is buried with an insulator, unnecessary material on the emitter layer is removed, and an emitter electrode is formed on the emitter layer.
このようにして、セルファライン的にベース電極を形成
している。これによって、ベース電極とエミッタ電極の
距離は縮められる。In this way, the base electrode is formed in a self-aligned manner. This reduces the distance between the base electrode and the emitter electrode.
(発明が解決しようとする問題点)
しかしながら、この方法ではベース電極を形成するまで
の工数とその後のエミッタ電極形成に及ぶ工数が罹めて
多く、かつ複雑なものになるという問題点がある。(Problems to be Solved by the Invention) However, this method has the problem that the number of steps required to form the base electrode and the number of steps required to form the emitter electrode thereafter are large and complex.
程
この発明は以上述べた工数の多さと、■参の複雑さを除
去し、少ない工数と簡単な工程で高性能のバイポーラト
ランジスタをセルファライン技術で製造する方法を提供
することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing high-performance bipolar transistors using self-line technology with fewer man-hours and simple steps by eliminating the large number of man-hours and complexity described above.
(問題点を解決するだめの手段)
本発明は前記問題点を解決するために、表面から順にエ
ミッタ層、ベース層及びコレクタ層が形成された半導体
基体を準備し、前記エミッタ層上にエミッタ電極を・母
ターン形成し、前記エミッタ電極をマスクとしてウェッ
トエツチングを行うことによシ前記エミクタ電極下の一
部を含む前記エミッタ層を除去すると共に前記ベース層
を露出し、前記基体表面垂直方向から金属を堆積させる
ことによって前記エミッタ層に微小間隔を有して離間し
たベース電極を前記ベース電電層上に形成し、しかる後
、前記コレクタ層に接続したコレクタ電極を形成するも
のである。(Means for Solving the Problems) In order to solve the above problems, the present invention prepares a semiconductor substrate on which an emitter layer, a base layer, and a collector layer are formed in order from the surface, and places an emitter electrode on the emitter layer. - By forming a mother turn and performing wet etching using the emitter electrode as a mask, the emitter layer including a part under the emitter electrode is removed and the base layer is exposed, and the base layer is etched from a direction perpendicular to the surface of the substrate. Base electrodes are formed on the base electrical layer by depositing metal on the emitter layer with minute intervals, and then a collector electrode connected to the collector layer is formed.
(作用)
本発明によれば、以上説明したように、エミッタ電極を
マスクとしてウェットエツチングを行うことによシベー
ス層を露出すると共にエミッタ電量下のエミッタ層を一
部サイドエッチし、基体表面垂直方向から金属を堆積さ
せることによってセルファライン的にベース電極を形成
しているので、エミッタ層に微小間隔を有して離間した
ベース電極を容易に形成することができる。(Function) According to the present invention, as explained above, by performing wet etching using the emitter electrode as a mask, the base layer is exposed, and a part of the emitter layer under the emitter charge is side-etched, and the emitter layer is etched in the direction perpendicular to the substrate surface. Since the base electrode is formed in a self-aligned manner by depositing metal from the base electrode, it is possible to easily form the base electrodes spaced apart from each other with minute intervals in the emitter layer.
(実施例)
第1図(、)〜(d)は本発明の1実施例を説明するた
メツバイポーラトランジスタの断面図であり、以下図面
に沿って説明する。(Embodiment) FIGS. 1(a) to 1(d) are cross-sectional views of a bipolar transistor for explaining one embodiment of the present invention, which will be explained below along with the drawings.
第1図(、)に示すように表面から順に、1は層型Ga
As層及びn型kAGa As層からなるエミッタ層で
あり、2はp型AlGaAs層あるいはp型GaAs層
からなるベース層であシ、3はn型GaAs層及び計型
GaAs層からなるコレクタ層であり、4は半絶縁性G
aAaあるいはn型GaAsの基板である。As shown in Figure 1(,), from the surface, 1 is layered Ga.
2 is an emitter layer consisting of an As layer and an n-type kAGaAs layer, 2 is a base layer consisting of a p-type AlGaAs layer or a p-type GaAs layer, and 3 is a collector layer consisting of an n-type GaAs layer and a square-type GaAs layer. Yes, 4 is semi-insulating G
The substrate is aAa or n-type GaAs.
まず、第1図(a)に示すように、エミッタ層1上にオ
ーミック接触をなすAuGe / Ni / Auのエ
ミッタ電極11をリフトオフ法を用いてパターン形成す
る。次に第1図(b)に示すように、このエミッタ電極
11をマスクとして、NH40H−H20□・H2O系
のエツチング液を用いてウェットエッチすることにより
、ベース層2を露出すると共にオー・ぐ−ハング部分1
2を形成する。次に図示しないレノストを所定部分に形
成し、第1図(c)に示すように、表面からオーミック
接触をなすCrAuを蒸着し前記レジストを除去するこ
とによりリフトオフして、セルファライン的にベース層
2上にベース電極13をパターン形成する。しかる後、
第1図(d)に示すように、ベース層2の所定領域を除
去することによシコレクタ層3を露出し、このコレクタ
層3上にコレクタ電極14を形成することによって、バ
イポーラ・トランジスタが形成される。First, as shown in FIG. 1(a), an AuGe/Ni/Au emitter electrode 11 making ohmic contact is patterned on the emitter layer 1 using a lift-off method. Next, as shown in FIG. 1(b), using this emitter electrode 11 as a mask, wet etching is performed using an NH40H-H20□H2O-based etching solution to expose the base layer 2 and to -Hang part 1
form 2. Next, a renost (not shown) is formed in a predetermined portion, and as shown in FIG. 1(c), CrAu is deposited from the surface to form an ohmic contact, and the resist is removed to lift off the base layer in a self-aligned manner. A base electrode 13 is patterned on 2. After that,
As shown in FIG. 1(d), a bipolar transistor is formed by removing a predetermined region of the base layer 2 to expose the collector layer 3, and forming a collector electrode 14 on the collector layer 3. be done.
尚、本発明の実施例において、オーパーツ・ング部分1
2の幅は、ウェットエツチングの深さと同じ程度となり
、エツチングの深さとオーバー・・ング部分12の幅を
選ぶことによってベース電画13の厚さとベース電極1
3mエミッタ層1間の距離を変えることができる。In addition, in the embodiment of the present invention, the opening part 1
The width of the base electrode 13 is approximately the same as the depth of the wet etching, and the thickness of the base electrode 13 and the width of the base electrode 1 can be adjusted by selecting the etching depth and the width of the over-etching part 12.
The distance between the 3m emitter layers 1 can be varied.
本発明の実施例によれば、エミッタ層lに微小間隔を有
して離間したベース電α13が容易に形成テキ、パイポ
ー2トランジスタの性能を向上することができる。According to the embodiment of the present invention, the performance of the Pipo2 transistor can be improved because the base electrodes α13 spaced apart from each other with a small interval can be easily formed in the emitter layer l.
(発明の効果)
以上、詳細に説明したように本発明によればウェットエ
ツチングによってできるオーバー/・ング構造を利用し
てセルファライン的にベース電唖ヲ形成するので極めて
簡単かつ少ない工程で、エミッタ電極に微小間隔を有し
て離間したベース電極が作成でき、更にセルファライン
的に電極を形成するので、電極と能動領域間の距離がマ
スク合わせの精度に左右されず、従って、高性能のバイ
ポーラ・トランジスタが均一性良く作成できる。(Effects of the Invention) As described in detail above, according to the present invention, the base electrode is formed in a self-line manner using the over/under structure formed by wet etching, so that the emitter can be formed in an extremely simple manner with a small number of steps. Since the base electrodes can be created with minute intervals between the electrodes, and the electrodes are formed in a self-aligned manner, the distance between the electrodes and the active area does not depend on the accuracy of mask alignment, and therefore, high-performance bipolar electrodes can be created. - Transistors can be created with good uniformity.
第1図(、)〜(d)は本発明の詳細な説明するための
バイポーラトランジスタの概略断面図である。
1・・・エミッタ層、2・・・ベース層、3・・・コレ
クタ層、4・・・基板、11・・・エミンタ電極、12
・・・オーバーハング部分、13・・・ベース電極、1
4・・・コレクタ電極。
特許出願人 沖電気工業株式会社
本茫明。文局例を耽明TEAめの索シ折面図第1図FIGS. 1(a) to 1(d) are schematic cross-sectional views of a bipolar transistor for explaining the present invention in detail. DESCRIPTION OF SYMBOLS 1... Emitter layer, 2... Base layer, 3... Collector layer, 4... Substrate, 11... Emitter electrode, 12
... Overhang part, 13 ... Base electrode, 1
4...Collector electrode. Patent applicant: Oki Electric Industry Co., Ltd. Fig.1
Claims (1)
成された半導体基体を準備する工程と、前記エミッタ層
上にエミッタ電極をパターン形成する工程と、 前記エミッタ電極をマスクとしてウェットエッチングを
行うことにより前記エミッタ電極下の一部を含む前記エ
ミッタ層を除去すると共に前記ベース層を露出する工程
と、 前記基体表面垂直方向から金属を堆積させることによっ
て前記エミッタ層に微小間隔を有して離間したベース電
極を前記ベース電極層上に形成する工程と、 しかる後、前記コレクタ層に接続したコレクタ電極を形
成する工程とを備えてなることを特徴とする半導体素子
の製造方法。[Claims] A step of preparing a semiconductor substrate on which an emitter layer, a base layer, and a collector layer are formed in order from the surface, a step of patterning an emitter electrode on the emitter layer, and a step of wet-wetting using the emitter electrode as a mask. a step of removing the emitter layer including a part under the emitter electrode and exposing the base layer by etching, and depositing metal from a direction perpendicular to the surface of the substrate to form minute intervals in the emitter layer. A method for manufacturing a semiconductor device, comprising the steps of: forming spaced apart base electrodes on the base electrode layer; and then forming a collector electrode connected to the collector layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28303985A JPS62143464A (en) | 1985-12-18 | 1985-12-18 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP28303985A JPS62143464A (en) | 1985-12-18 | 1985-12-18 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62143464A true JPS62143464A (en) | 1987-06-26 |
Family
ID=17660423
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28303985A Pending JPS62143464A (en) | 1985-12-18 | 1985-12-18 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62143464A (en) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5039076A (en) * | 1973-08-08 | 1975-04-10 | ||
JPS60164358A (en) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1985
- 1985-12-18 JP JP28303985A patent/JPS62143464A/en active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5039076A (en) * | 1973-08-08 | 1975-04-10 | ||
JPS60164358A (en) * | 1984-02-06 | 1985-08-27 | Fujitsu Ltd | Manufacture of semiconductor device |
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