KR100494559B1 - Method of fabricating heterojunction bipolar transistor with emitter ledge - Google Patents
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Abstract
본 발명은 에미터 렛지(emitter ledge)를 갖는 이종접합 쌍극자 트랜지스터 및 그 제조방법에 관한 것으로, 베이스 전극과 에미터 렛지간의 간격이 정밀하게 제어된 이종접합 쌍극자 트랜지스터 및, 추가적인 마스크의 사용없이 정밀한 렛지 보호막을 형성시킬 수 있는 이종접합 쌍극자 트랜지스터 제조방법을 제공하는 데에 그 목적이 있다. 본 발명의 이종접합 쌍극자 트랜지스터 제조방법에서는, 에미터 메사 형성시 소정 두께의 에미터층을 잔류시켜 에미터 렛지층으로 사용하고, 에미터 메사와 잔류 에미터층 위에 유전체층을 형성하여 식각 마스크로 사용함으로써 에미터층의 측면 식각이 최대한으로 억제된 정밀한 크기의 에미터 렛지를 형성한다. 종래 제조방법에 비하여 식각 정밀도를 향상시킬 수 있으므로 소자 특성에 변화가 없는 균일한 소자의 제조로 수율 향상을 도모할 수 있다.The present invention relates to a heterojunction dipole transistor having an emitter ledge, and a method of manufacturing the heterojunction dipole transistor with precisely controlled spacing between the base electrode and the emitter ledge, and to a precise ledge without using an additional mask. It is an object of the present invention to provide a method for manufacturing a heterojunction dipole transistor capable of forming a protective film. In the method of manufacturing a heterojunction dipole transistor of the present invention, when forming an emitter mesa, an emitter layer having a predetermined thickness is left to be used as an emitter ledge layer, and a dielectric layer is formed on the emitter mesa and the remaining emitter layer to be used as an etching mask. Formation of emitter ridges of precise size with maximum lateral etching of the layer is suppressed. Since the etching accuracy can be improved as compared with the conventional manufacturing method, it is possible to improve the yield by producing a uniform device with no change in device characteristics.
Description
본 발명은 화합물 반도체로 이루어지는 이종접합 쌍극자 트랜지스터(Heterojunction Bipolar Transistor : 이하, "HBT"라 함)에 관한 것으로서, 보다 구체적으로는 에미터층으로 InGaP 또는 InP 등을 사용하는 소자의 특성과 수율을 향상시킬 수 있는 HBT 및 그 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to heterojunction bipolar transistors (hereinafter referred to as "HBTs") made of compound semiconductors, and more particularly to improve the characteristics and yield of devices using InGaP or InP as emitter layers. It relates to a HBT and a method for producing the same.
GaAs나 InP 등의 화합물 반도체를 이용한 HBT는 초고속 특성, 초고주파 특성, 대전류 구동능력, 신호의 선형성, 균일한 동작전압 등의 장점을 가지고 있기 때문에 다양한 기능을 갖는 통신용 핵심소자로서 활발하게 응용되고 있다. 예를 들어, HBT는 고효율과 대전력 증폭기로서 휴대단말기 등의 출력증폭기에 이용되고 있다. 또한 혼합신호 HBT 기술은 광통신 시스템의 구축에 지대한 영향을 주고 있다. HBT using compound semiconductors such as GaAs or InP has been actively applied as a core device for communication with various functions because it has advantages such as high speed characteristics, ultra high frequency characteristics, large current driving capability, signal linearity, and uniform operating voltage. For example, HBTs are used in output amplifiers such as portable terminals as high efficiency and high power amplifiers. In addition, mixed-signal HBT technology has a profound effect on the construction of optical communication systems.
도 1은 종래의 HBT 단면구조를 도시한 것이다.1 shows a conventional HBT cross-sectional structure.
도 1과 같은 HBT를 제조하기 위해서는, 화합물 반도체 기판(101) 상에 부컬렉터층(102), 컬렉터층(103), 베이스층(104), 에미터층(105) 및 에미터캡층(106)을 순차적으로 에피택셜 성장(epitaxial growth)시키고, 에미터캡층(106)상에 에미터 전극(107)을 형성한다. 다음으로, 에미터캡층(106)과 에미터층(105)을 메사 식각하고 베이스층(104) 상에 베이스 전극(112)을 형성한다. 이어서, 베이스층(104)과 컬렉터층(103)을 메사 식각하고 부컬렉터층(102) 상에 컬렉터 전극(113)을 형성한다. 마지막으로, 소자분리영역을 정의하여 HBT의 제조를 완료한다.In order to manufacture the HBT as shown in FIG. 1, the subcollector layer 102, the collector layer 103, the base layer 104, the emitter layer 105, and the emitter cap layer 106 are formed on the compound semiconductor substrate 101. Epitaxial growth is sequentially performed, and the emitter electrode 107 is formed on the emitter cap layer 106. Next, the emitter cap layer 106 and the emitter layer 105 are mesa-etched to form a base electrode 112 on the base layer 104. Subsequently, the base layer 104 and the collector layer 103 are mesa-etched to form the collector electrode 113 on the subcollector layer 102. Finally, the device isolation region is defined to complete the manufacture of the HBT.
상기한 바와 같은 종래의 HBT 제조방법에서는 통상적인 메사 식각법을 사용하여 베이스 전극(112)의 주위가 그대로 노출되는 외부(extrinsic) 베이스 영역이 크게 존재한다. 일반적으로 높은 도핑농도( > 1x1019 cm-3)의 베이스층(104)은 큰 표면재결합(surface recombination) 속도를 가지며 외부 베이스 영역에서의 표면재결합은 소자의 전류이득을 감소시킨다. 따라서, 종래에는 이러한 외부 베이스 영역의 존재로 인해 소자의 전류이득이 사용 중에 감소되는 신뢰성(reliability)의 문제점이 있다. 특히 소자의 성능을 향상시키기 위해 소자의 크기를 소형화할수록 이러한 표면재결합 효과는 더욱 지배적으로 된다.In the conventional HBT manufacturing method as described above, an extrinsic base region in which the periphery of the base electrode 112 is exposed as it is using a conventional mesa etching method is large. In general, a high doping concentration (> 1 × 10 19 cm −3 ) of base layer 104 has a large surface recombination rate and surface recombination in the outer base region reduces the current gain of the device. Therefore, there is a problem in the related art that the current gain of the device is reduced during use due to the presence of such an outer base region. In particular, the smaller the size of the device to improve the performance of the device, the more the surface recombination effect becomes more dominant.
이러한 문제를 해결하고자, InGaP, AlGaAs와 같이 넓은 밴드갭을 갖는 얇은 공핍(depleted)층을 도입하여 외부 베이스 표면을 덮는, 소위 이종 보호막(hetero-passivation) 형성 기술 혹은 렛지 제조 기술이 반도체의 표면 에너지를 감소시켜 소자의 특성을 향상시키려는 시도로 많이 이용되어 왔다. 공핍층을 형성하는 렛지 기술은 표면재결합을 낮추어 재결합전류를 감소시킨다. 그러나, 기존의 렛지 제조 기술은 추가적인 포토리소그라피(photolithography) 공정을 수반하며 이때 사용되는 마스크의 정렬 작업이 매우 중요하며 어려운 기술이다. 또한, 일반적으로 감광막을 식각 마스크로 사용하는 경우 언더컷(undercut) 발생에 의한 측면 식각에 의해 정확한 메사의 크기를 제어하는 것이 용이하지 않으며 경사 측면 형상을 나타내는 문제점이 있다. In order to solve this problem, a so-called hetero-passivation forming technique or ledge fabrication technique, which introduces a thin depleted layer having a wide bandgap such as InGaP and AlGaAs to cover the outer base surface, is used for semiconductor surface energy. In order to improve the characteristics of the device by reducing the has been used a lot. Ledge technology, which forms a depletion layer, reduces surface recombination and reduces recombination current. However, existing ledge manufacturing techniques involve additional photolithography processes, and alignment of masks used at this time is a very important and difficult technique. In addition, in general, when the photoresist film is used as an etching mask, it is not easy to control the size of the correct mesa by the side etching caused by the undercut, and there is a problem of indicating the inclined side shape.
본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위한 것으로서, 추가적인 마스크의 사용없이 정밀한 렛지 보호막을 형성시킬 수 있는 새로운 자기정렬(self-aligned) 렛지 형성 기술을 개발하여 HBT 제조방법을 제공하는 데에 그 목적이 있다. The present invention is to solve the problems of the prior art as described above, to provide a HBT manufacturing method by developing a new self-aligned ledge forming technology that can form a precise ledge protective film without the use of additional masks Its purpose is to.
본 발명의 목적은 또한 베이스 전극과 에미터 렛지간의 간격이 정밀하게 제어된 HBT를 제공하는 데에 있다. It is also an object of the present invention to provide an HBT with precisely controlled spacing between the base electrode and the emitter ledge.
이와 같은 목적을 달성하기 위한 본 발명 HBT 제조방법에서는 에미터 메사 식각을 완료하기 전에, 유전체층을 기판 전면에 증착하고 베이스 전극을 형성하기 위한 포토리소그라피 작업을 한다. 유전체층과 잔류한 에미터층을 식각한 후 베이스 전극을 형성하면 자기정렬의 장점과 함께 렛지의 길이가 정밀하게 제어된 HBT를 제조할 수 있다.In the HBT manufacturing method of the present invention for achieving the above object, before the emitter mesa etching is completed, a photolithography operation for depositing a dielectric layer on the entire surface of the substrate and forming a base electrode. Forming a base electrode after etching the dielectric layer and the remaining emitter layer can produce an HBT with the advantage of self-alignment and precisely controlled ledge length.
본 발명의 일 구성에 따른 HBT 제조방법을 살펴보면, 우선 반절연성 화합물 반도체 기판 상에 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층을 연속적으로 성장시켜 HBT 에피구조를 형성한다. 상기 에미터 전극을 마스크로 하여 상기 에미터캡층 전부와 에미터층의 일부를 식각하여 에미터 메사를 정의하면서 얇은 에미터층을 잔류시킨다. 상기 에미터 메사와 잔류 에미터층을 덮는 유전체층을 형성한 다음, 베이스 전극을 형성할 영역의 상기 베이스층을 노출시키도록 상기 유전체층과 잔류 에미터층을 식각한다. 노출된 상기 베이스층에 베이스 전극을 형성하고 나서, 상기 유전체층, 잔류 에미터층, 베이스층 및 컬렉터층을 식각하여 베이스-컬렉터 메사를 형성한다. 상기 부컬렉터층 위에 컬렉터 전극을 형성한다. Looking at the HBT manufacturing method according to the configuration of the present invention, first, the sub-collector layer, the collector layer, the base layer, the emitter layer and the emitter cap layer on the semi-insulating compound semiconductor substrate to form a HBT epi structure. Using the emitter electrode as a mask, all of the emitter cap layer and a part of the emitter layer are etched to define a emitter mesa while leaving a thin emitter layer. After forming the dielectric layer covering the emitter mesa and the residual emitter layer, the dielectric layer and the residual emitter layer are etched to expose the base layer in the region where the base electrode is to be formed. After forming a base electrode on the exposed base layer, a base-collector mesa is formed by etching the dielectric layer, the remaining emitter layer, the base layer and the collector layer. A collector electrode is formed on the subcollector layer.
상기 화합물 반도체 기판으로는 반절연성 GaAs 및 InP 화합물 반도체 기판을 이용할 수 있다. 선택된 기판에 대하여, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터캡층은 HBT 구현이 가능하도록 GaAs, InP, InGaAs, InGaP, AlGaAs 등의 Ⅲ-Ⅴ족 원소들로 구성된 여러 화합물 반도체의 조합으로 이루어지도록 한다. As the compound semiconductor substrate, semi-insulating GaAs and InP compound semiconductor substrates may be used. For the selected substrate, the subcollector layer, collector layer, base layer, emitter layer and emitter cap layer are composed of group III-V elements composed of group III-V elements such as GaAs, InP, InGaAs, InGaP, and AlGaAs to enable HBT implementation. In combination.
상기 에미터 메사, 베이스-컬렉터 메사는 상기 HBT 에피구조를 일정 두께만큼 습식 또는 건식 식각하여 형성하는 것을 특징으로 한다. 상기 유전체층은 질화물 또는 산화물로서, 에미터 렛지를 형성하는 잔류 에미터층을 식각하는 데에 사용되는 식각 마스크로서의 역할 및 상기 에미터층 및 에미터캡층과의 우수한 밀착성(adhesion)으로, 식각시 발생하는 언더컷(under-cut)을 최소화하는 역할을 한다.The emitter mesa and the base-collector mesa may be formed by wet or dry etching the HBT epi structure by a predetermined thickness. The dielectric layer is a nitride or an oxide, which acts as an etching mask used to etch the remaining emitter layer forming the emitter ledge, and has excellent adhesion to the emitter layer and the emitter cap layer. Minimize under-cuts.
또한 본 발명에서 제안하는 HBT 구조는, 화합물 반도체 기판 상에 컬렉터층, 베이스층, 및 에미터층을 포함하고, 상기 각 층과 접속된 컬렉터 전극, 베이스 전극 및 에미터 전극을 포함하는 이종접합 쌍극자 트랜지스터에 있어서, 상기 에미터층과 상기 베이스 전극 사이에 상기 베이스층 표면에서의 재결합전류를 방지하는 에미터 렛지가 형성되어 있고, 상기 에미터 렛지 상면, 상기 에미터층의 측벽, 상기 에미터 전극의 측벽과 상면을 피복하는 유전체층을 포함하는 것이다. In addition, the HBT structure proposed in the present invention includes a heterojunction dipole transistor including a collector layer, a base layer, and an emitter layer on a compound semiconductor substrate, and including a collector electrode, a base electrode, and an emitter electrode connected to each layer. An emitter ledge is formed between the emitter layer and the base electrode to prevent a recombination current on the surface of the base layer. The emitter ridge is formed on an upper surface of the emitter ledge, a sidewall of the emitter layer, and a sidewall of the emitter electrode. It includes a dielectric layer covering the upper surface.
여기서, 상기 유전체층은 질화물 또는 산화물로 이루어진 것이 바람직하며, 상기 에미터 렛지와 상기 베이스 전극간의 간격은 100nm 이하일 수 있다.Here, the dielectric layer is preferably made of nitride or oxide, the distance between the emitter ledge and the base electrode may be 100nm or less.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 설명한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. The embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements.
도 2는 전기적으로 반절연성(semi-insulating) 화합물 반도체 기판(200) 상에 MBE(Molecular Beam Epitaxy) 내지 MOCVD(Metal Organic Chemical Vapor Deposition) 등과 같은 에피 성장기술을 이용하여 부컬렉터층(205), 컬렉터층(210), 베이스층(215), 에미터층(220)과 에미터캡층(225)과 같은 일련의 층을 성장하여 HBT 에피구조를 형성한 것을 도시한다. 기판(200)으로는 GaAs 또는 InP 화합물 반도체 기판을 이용할 수 있다. 이렇게 선택된 기판(200)에 대하여, 부컬렉터층(205), 컬렉터층(210), 베이스층(215), 에미터층(220) 및 에미터캡층(225)의 에피구조는 HBT 구현이 가능하도록 GaAs, InP, InGaAs, InGaP, AlGaAs 등의 Ⅲ-Ⅴ족 원소들로 구성된 여러 화합물 반도체의 조합으로 이루어지도록 한다. 예컨대 GaAs 기판(200)에 대하여 GaAs에 의한 n+ 부컬렉터층(205), n 컬렉터층(210), p+ 베이스층(215)을 성장하고, n InGaP 에미터층(220)을 성장한 후 n+ InGaAs 에미터캡층(225)을 성장한다. InP 기판(200)에 대하여 InGaAs에 의한 부컬렉터층(205), 컬렉터층(210), 및 베이스층(215)을 성장하고, InP 에미터층(220)을 성장한 후 InGaAs 에미터캡층(225)을 성장하여도 된다. FIG. 2 illustrates a sub-collector layer 205 using epitaxial growth techniques such as MBE (Molecular Beam Epitaxy) to MOCVD (Metal Organic Chemical Vapor Deposition) on an electrically semi-insulating compound semiconductor substrate 200. A series of layers such as the collector layer 210, the base layer 215, the emitter layer 220, and the emitter cap layer 225 are grown to form an HBT epistructure. As the substrate 200, a GaAs or InP compound semiconductor substrate may be used. For the substrate 200 thus selected, the epistructures of the subcollector layer 205, the collector layer 210, the base layer 215, the emitter layer 220, and the emitter cap layer 225 are GaAs to enable HBT implementation. And a compound semiconductor composed of group III-V elements such as InP, InGaAs, InGaP, and AlGaAs. For example, an n + subcollector layer 205, an n collector layer 210, and a p + base layer 215 are grown on the GaAs substrate 200, and the n InGaP emitter layer 220 is grown, and then the n + InGaAs emitter. The cap layer 225 is grown. The InGaAs emitter cap layer 225 is grown on the InP substrate 200 by growing the sub-collector layer 205, the collector layer 210, and the base layer 215 by InGaAs, growing the InP emitter layer 220. You may grow.
다음으로 도 3에서와 같이, 에미터캡층(225) 상에 포토작업 및 리프트오프(lift-off) 공정과 같은 반도체 공정을 사용하여 통상적인 전극재료를 증착함으로써 에미터 전극(230)을 형성한다. 에미터 전극(230)으로는 Ti/Pt/Au, Au-Ge, Pd/In, Al/Ni/Ge 등이 사용될 수 있으며, Ni/Au-Ge, Pd/Au-Ge도 사용될 수 있다. Next, as shown in FIG. 3, the emitter electrode 230 is formed by depositing a conventional electrode material on the emitter cap layer 225 using a semiconductor process such as a photo operation and a lift-off process. . As the emitter electrode 230, Ti / Pt / Au, Au-Ge, Pd / In, Al / Ni / Ge, or the like may be used, and Ni / Au-Ge or Pd / Au-Ge may also be used.
도 4는 에미터 전극(230)을 마스크로 하여 에미터캡층(225) 전부와 에미터층(220)의 일부를 식각하여 에미터 메사(240), 즉 진성베이스영역을 형성한 상태를 도시한다. 에미터 메사(240)를 형성할 때에는 에미터캡층(225)을 지나 에미터층(220)의 소정 두께까지 습식 식각 또는 건식 식각하며, 이때 에미터 렛지층으로서 가장 효과적인 수십 nm 내외의 두께(d1)를 갖도록 잔류 에미터층(220a)을 남겨놓는다. 예컨대 잔류 에미터층(220a)의 두께(d1)가 40 - 50nm 정도가 되도록 한다. 건식 식각은 에컨대 유도 결합 플라즈마(ICP)를 사용할 수 있다. 습식 식각은 H3PO4, H2O2 및 H2O의 혼합액을 사용할 수 있다.FIG. 4 illustrates a state in which all of the emitter cap layer 225 and a part of the emitter layer 220 are etched using the emitter electrode 230 as a mask to form the emitter mesa 240, that is, an intrinsic base region. When forming the emitter mesa 240, wet etching or dry etching through the emitter cap layer 225 to a predetermined thickness of the emitter layer 220, where the thickness (d1) of about tens of nm is most effective as the emitter ledge layer. The residual emitter layer 220a is left to have a. For example, the thickness d1 of the residual emitter layer 220a is about 40-50 nm. Dry etching may use inductively coupled plasma (ICP), for example. Wet etching may use a mixture of H 3 PO 4 , H 2 O 2 and H 2 O.
다음으로 도 5에서와 같이, 기판(200) 전면에 수십 nm 두께로 산화물 또는 질화물을 증착하여 유전체층(250)을 도포한다. 따라서, 에미터 메사(240) 측벽뿐만 아니라, 잔류 에미터층(220a) 상에도 유전체층(250)이 렛지 보호막으로서 부수적인 이득이 있도록 한다. 증착 방법은 PECVD(Plasma Enhanced Chemical Vapor Deposition)에 의할 수 있다. Next, as shown in FIG. 5, an oxide or nitride is deposited to a thickness of several tens nm on the entire surface of the substrate 200 to apply the dielectric layer 250. Thus, the dielectric layer 250 has a secondary benefit as a ridge protection film not only on the sidewall of the emitter mesa 240 but also on the residual emitter layer 220a. The deposition method may be by Plasma Enhanced Chemical Vapor Deposition (PECVD).
도 6은 유전체층(250) 상에 베이스 전극이 형성될 영역이 오픈되도록 감광막(photoresist)(255)을 사용한 포토작업을 한 후의 모습이다. 감광막(255)은 리프트오프 방법으로 베이스 전극을 형성하기 위해 마련하는 것이다. FIG. 6 is a view after a photo operation using a photoresist 255 to open a region where a base electrode is to be formed on the dielectric layer 250. The photosensitive film 255 is provided to form the base electrode by the lift-off method.
도 7은 감광막(255)을 식각 마스크로 사용하여 RIE(Reactive Ion Etching) 등과 같은 건식식각 또는 BOE(Buffered Oxide Etchant)를 이용한 습식 식각 방법으로 유전체층(250)을 먼저 식각한 후, 건식 식각 또는 습식 식각 방법으로 잔류 에미터층(220a)을 마저 식각하여 베이스층(215)을 노출시킨 후의 모습이다. RIE는 예컨대 CF4/CHF3에 기초할 수 있다. 이로써 외부 베이스 영역을 덮는 에미터 렛지(260)가 완성된다. 베이스 전극을 형성하기 위해 마련한 감광막(255)을 그대로 이용하여 에미터 렛지(260)를 형성하므로, 에미터 렛지(260)를 만들기 위한 별도의 마스크의 사용이 불필요하게 된다. 즉, 새로운 자기정렬(self-aligned) 렛지 형성 기술에 의하여 에미터 렛지(260)를 형성하게 된다.FIG. 7 illustrates that the dielectric layer 250 is first etched by a dry etching method such as Reactive Ion Etching (RIE) or a wet etching method using BOE (Buffered Oxide Etchant) using the photoresist film 255 as an etching mask, and then dry etching or wet method. After the residual emitter layer 220a is etched by the etching method, the base layer 215 is exposed. RIE can be based, for example, on CF 4 / CHF 3 . This completes the emitter ledge 260 covering the outer base area. Since the emitter ledge 260 is formed using the photosensitive film 255 provided to form the base electrode as it is, use of a separate mask for making the emitter ledge 260 is unnecessary. That is, the emitter ledge 260 is formed by a new self-aligned ledge forming technique.
그리고, 도면에서와 같이 유전체층(250)과 에미터캡층(225), 잔류 에미터층(220a)은 서로 강한 밀착성에 기인하여, 잔류 에미터층(220a) 식각시 발생할 수 있는 측면 식각을 최소화한다. 따라서, 에미터 렛지(260)의 측벽은 베이스층(215)에 대하여 수직인 단면 형태(profile)를 갖게 된다. 이로써, 후속으로 형성하는 베이스 전극과 에미터 렛지(260)간의 간격이 정밀하게 제어된다. 종래에는 언더컷 발생에 의한 측면 식각 때문에 정확한 메사의 크기를 제어하는 것이 용이하지 않았으며 경사 측면 형상을 나타내는 문제가 있었는데, 본 발명의 제조방법에서는 이를 해결할 수 있다. As shown in the drawing, the dielectric layer 250, the emitter cap layer 225, and the residual emitter layer 220a are strongly adhered to each other, thereby minimizing side etching that may occur when the residual emitter layer 220a is etched. Thus, the sidewalls of emitter ledge 260 have a profile perpendicular to the base layer 215. Thereby, the space | interval between the base electrode and emitter ledge 260 which are formed subsequently is precisely controlled. Conventionally, it was not easy to control the size of the correct mesa due to the side etching caused by the undercut, and there was a problem of indicating the inclined side shape.
도 8을 참조하면, 통상적인 전극재료를 증착하여 베이스 전극(270)을 형성한 후 리프트오프 공정을 완료한 상태로서, 외부 베이스 영역을 덮는 에미터 렛지(260)와 베이스 전극(270)과의 간격(d2)이 정밀하게 제어되면서 100nm 이내로 최소화된 모습을 도시한다. 이로써 고도핑 농도의 베이스층(215)이 표면에 노출되는 면적이 최소화된다. 따라서, 표면재결합에 의한 전류이득의 감소를 최소화할 수 있다. Referring to FIG. 8, after the conventional electrode material is deposited to form the base electrode 270, the lift-off process is completed, and the emitter ledge 260 covering the outer base region and the base electrode 270 are covered. The spacing d2 is precisely controlled while minimizing to within 100 nm. This minimizes the area where the base layer 215 of high doping concentration is exposed on the surface. Therefore, it is possible to minimize the decrease in current gain due to surface recombination.
도 9는, 베이스 전극(270) 바깥쪽 유전체층(250), 잔류 에미터층(220a), 베이스층(215) 및 컬렉터층(210)을 식각하여 베이스-컬렉터 메사(280)를 형성한 상태를 나타낸다. 베이스-컬렉터 메사(280)를 형성할 때에는 유전체층(250), 잔류 에미터층(220a), 베이스층(215) 및 컬렉터층(210)을 습식 또는 건식 식각한다. 9 illustrates a state in which the base-collector mesa 280 is formed by etching the dielectric layer 250, the remaining emitter layer 220a, the base layer 215, and the collector layer 210 outside the base electrode 270. . When the base-collector mesa 280 is formed, the dielectric layer 250, the residual emitter layer 220a, the base layer 215, and the collector layer 210 are wet or dry etched.
도 10은 부컬렉터층(205) 상에 통상적인 전극재료를 증착하여 컬렉터 전극(290)이 형성된 것을 도시한다. 예컨대, Au-Ge/Ni/Au 전극이 될 수 있다. 마지막으로, 소자분리영역을 정의하여 HBT를 완성한다. 10 shows that a collector electrode 290 is formed by depositing a conventional electrode material on the subcollector layer 205. For example, it may be an Au-Ge / Ni / Au electrode. Finally, the device isolation region is defined to complete the HBT.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.
상기한 바와 같은 본 발명의 HBT 제조방법에 따르면, 원하는 두께의 에미터층을 잔류시켜 에미터 렛지층으로 사용하고, 유전체층을 식각 마스크로 하여 측면 식각이 최대한으로 억제된 정밀한 크기의 에미터 렛지를 제조하는 것이 가능하다. 게다가, 종래의 감광막만을 마스크로 사용하는 메사 식각 방법에 비하여 식각 정밀도를 향상시킬 수 있다. 따라서, 소자의 성능을 극대화하면서도 가능한 안정되고 재현성있게 제조할 수 있어, 소자 특성에 변화가 없는 균일한 소자의 제조로 수율향상을 도모할 수 있는 이점이 있다. According to the HBT manufacturing method of the present invention as described above, the emitter layer of the desired thickness is left to use as an emitter ledge layer, and the dielectric layer is used as an etch mask to produce an emitter ledge of precise size with maximum side etching suppressed to the maximum. It is possible to do In addition, the etching precision can be improved as compared with the mesa etching method using only the conventional photosensitive film as a mask. Therefore, it is possible to manufacture the device as stably and reproducibly as possible while maximizing the performance of the device, and there is an advantage of improving the yield by manufacturing a uniform device with no change in device characteristics.
그리고, 추가적인 마스크의 사용없이 정밀한 렛지 보호막을 형성시킬 수 있다. 따라서, 기존의 제조방법에 비해 효율적으로 공정 단계를 줄임으로써 공정 효율을 향상시키고 제작단가를 절감할 수 있다. And, a fine ledge protective film can be formed without using an additional mask. Therefore, by reducing the process step more efficiently than the existing manufacturing method it is possible to improve the process efficiency and reduce the manufacturing cost.
또한, 본 발명에 따른 HBT는 베이스 전극과 에미터 렛지간의 간격이 정밀하게 제어된 것이다. 따라서, 통신부품으로서 소자의 고속 및 고주파특성을 신뢰성있게 구현할 수 있으며 생산성 측면에서 우수하다. In addition, the HBT according to the present invention is precisely controlled the distance between the base electrode and the emitter ledge. Therefore, it is possible to reliably implement the high speed and high frequency characteristics of the device as a communication component and is excellent in terms of productivity.
도 1은 종래 이종접합 쌍극자 트랜지스터의 단면 구조도이다.1 is a cross-sectional structural view of a conventional heterojunction dipole transistor.
도 2 내지 도 10은 본 발명의 실시예에 따른 이종접합 쌍극자 트랜지스터의 제조방법을 설명하기 위한 공정 단면도들이다. 2 through 10 are cross-sectional views illustrating a method of manufacturing a heterojunction dipole transistor according to an exemplary embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
200 : 화합물 반도체 기판 205 : 부컬렉터층(subcollector layer) 200 compound semiconductor substrate 205 subcollector layer
210 : 컬렉터층 215 : 베이스층210: collector layer 215: base layer
220 : 에미터층 220a : 잔류 에미터층220: emitter layer 220a: residual emitter layer
225 : 에미터캡층 230 : 에미터 전극225 emitter cap layer 230 emitter electrode
240 : 에미터 메사 250 : 유전체층240 emitter mesa 250 dielectric layer
255 : 감광막 260 : 에미터 렛지255: photosensitive film 260: emitter ledge
270 : 베이스 전극 280 : 베이스-컬렉터 메사270: base electrode 280: base-collector mesa
290 : 컬렉터 전극290 collector electrode
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