JPS6214066A - デイジタル周期計測回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はディジタル速度測定回路に係り、特に高速、高
精度計測に好適な、コストバフオー−’ｒ７ス良好で消
費置方の少ないディジタル周期計測回路に関する。

〔発明の背景〕

度比較カウンタとラッチ回路等で構成されていを説明す
る図である。第ンモ中１はデコーダ。

２はプリセット値発生回路、３はパルス作成回路、４は
プリセット回路％　５はアンドゲート、６は速度比較カ
ウンタ、７は最大計数値検出ゲート、８は台形波出力ゲ
ート、９は速度誤差ゲート回路、１０はラッチ回路であ
る。また２１〜２５は電気信号であり、具体的には２１
：クロツクパルス、２２：ＦＧ倍信号２５：モード指定
入力。

２４ニブリセツトパルス、２５：ラッチパルスである。

の値、３２〜３４はＦＧ信号２２を示している。まず、
本システムにおいて・・ルス作成回路（第）２図５）は
、ＦＧ信号２２をうけて、クロックパルス２１からラッ
チパルス２５とプリセットパルス２４とを作成する。こ
の２つのパルスは時間的に重複せず連続しており、ラッ
チパルス２５は速度誤差ゲート回路９の出力をラッチ回
路１０にラッチし、プリセットパルス２４は速度比較カ
ウンタ６をプリセットするタイミングを決定する。即ち
まずプリセットパルス２４により速度比較カウンタ６は
ＮＰにプリセットされる。その後速度るが、計数値がＮ
Ｆ：２　　Ｋ達すると最大計数値検出ゲート７の出力が
ロウに変化し、アンドゲート５は閉してクロックパルス
２１は速度比較カウンタ６に印加されなくなり、計数値
ＮＦに保持される。台形波出力ゲート８は速度比較カウ
ンタ６の計数値がある範囲内にある場合のみ速度娯差ゲ
ート回路９全通して下位ｎビットを出力することにより
、３１のように台形波状に変化するディジタル出力を供
する。この台形波出力（９の出力）を次のＦＧ倍信号発
生するラッチパルス２５でラッチすれば、ランチ回路１
０の出力はＰＧ同周期比例して（台形波状Ｋ）変？ 化する。例えば、ＦＧ同周期比較的長く第ｉの３２メよ
うな場合ラッチされる値は３７のように大きい値、標準
時は３６のような値、短い場合は５５のように小さいイ
直となる。尚、この例において、モード指定信号入力２
３により、デコーダ１は各指定されたモードに対するプ
リセット値をプリセット値発生回路２（具体的にはＲＯ
Ｍ　）から読み出す。

こうして、ｐａ信号２２の周期情報をラッチ回路１０の
出力としてディジタル景に変換できる。

ただし、ここにおいて変換するＦＧ同周期計測の粗さは
クロック信号２１の周期で決定され、精度の良い計測の
ためには、高速動作の素子を高い電圧あるいは大電流で
動作させる必要がある。

そのため、ある程度高周波のクロックになるとたとえ６
ｄＢでも精度を上げるのく大幅なコストアップ、電力損
失等を要していた。

〔発明の目的〕

本発明の目的は簡単に精度を向上させられる（コストパ
フォーマンスの良い）テイジタル速度比較回路を提供す
ることにある。

〔発明の概要〕

本発明の主眼は、 １）ＦＧ倍信号よるクロック信号のサンプリング値に基
づいて最下位ビット情報を決定。

２）速度比較カウンタへのクロックの印加および停止タ
イミングを？Ｇ傷信号クロック信。

号とに同期して決定。

することＫある。

〔発明の実施例〕

以下、本発明の一実施例を第１図を用いて説明する。第
１図において５０はパルス作成回路、５１はＬＳＢ（最
下位）ラッチ回路である。このうち５０は従来例のもの
と異なゆ、やや複雑な制御をする。このパルス作成回路
５１の具体的構成を第２図に示し、要部波形−図を第６
図に引用しつつ以下に説明を加える。尚、第１図中８０
〜Ｂ３は電気信号であり、これらはパルス作成回路５１
の出力信号である。各々８０：ラツチバルス８１：ＬＳ
Ｂ　（最下位ピット）情報、８２；整形クロックパルス
、８５：プリセットパルスヲ示ス。

本実施例の細かい動作説明の前に高精度計測の原理を第
４図によって説明する。第４図は最上段を原クロツク信
号２１とし、その周期をＴとしたときに、同じｎ　Ｔの
周期をもつｙ’ａ信号２２の模様を（α）〜ｔ’（＋に
示したものである。これらはクロック２１の立上りエツ
ジでカウントアツプきれるカウンタによってｎＴという
同一周期として計測されるが、これらをさらに細かいＴ
　／　２単位で計測すると、それぞれは、ｉａｌ　：　
ｎ　ＴｆＡｌｎ？　、　（ｃ）ｎＴ−Ｔ／２　、（！ｌ
ｒ＋Ｔ　＋Ｔ／２となる。これらの４つの場合を判定す
るには、 １）連続した２つのＦＧエツジにおけるクロック２１の
サンプリング値によりＬＳＢ（Ｔ／２きざみの）情報を
得る。

２）より高位の情報は整形クロックパルス８２をカウン
トして得る。

操作を行う。このうち整形クロノクツくルス８２を得ろ
一例として次の手段がある。即ち。

１）ＦＣ）エツジを検出して後、適当なタイミングＴ；
でクロックストップする。

２）その後適当なタイミングＴ７でクロックスタートす
る。

である。Ｔ＋、Ｔｔのタイミングを得る一例を次に述べ
る。たとえばＴ＋とじて？Ｇエツジを検出してから０〜
１クロツク後にクロックストップし、Ｔ２としてＦＧ検
出後４クコツク後にクロックスタートするタイミングと
する。このとき、連続したＦＧエツジにおけるクロック
２１のサンプリング結果に従ってＴ＋１ｉ−ずら−「。

つまり連続するサンプリング値がＨ（、−・イ）、Ｈ、
Ｌ、Ｌ。

ＨｏＬである時け１クロツク後、Ｌ、Ｈである時は０ク
ロツク後すなわち、そのクロックにて停止する。このと
き、プリセット値ｍ＝２として整形クロックパルス８２
の模様を図示したのが第４図（ａａ）〜（ｄｄ）である
。各々の周期Ｔ単位ノカウント数は（−）−（ｃｌｄ）
でｎＴ　、　ｎＴ　。

（ｎ−１）Ｔ、ｎＴとなる。さらに前述した、連続・の
ＦＧエツジにおけるサンプリング値の排他的論理和をと
ると、（−）　−（ｄｄ）についてＬ　、　Ｌ　、。

Ｈ，Ｈとなるから、これをＬＳＢ情報（Ｔ／２きざみ）
としてそれぞれ、ｏｘ（Ｔ／２）、０Ｘ（Ｔ／２）Ｉ　
Ｘ（Ｔ／２　）　、　Ｉ　Ｘ（Ｔ／２　）を得る。以上
の結果により＋−ｊ　−ｔｄ）の場合のＦＧ同周期（ａ
）ｎＴ　、（Ａ）ｎＴ　。

（Ｃ１ｎ　Ｔ　−−、（ｄｌ　ｎ　Ｔ　＋　Ｔと計測さ
れる。こうしてＴ／２きざみでの計測が可能となる。

次に上記動作を実現する実施例第２図を説明する。第２
図中、６０，６１，６２．６３はフリップフロップ（Ｆ
Ｆ）であり、前者３つはＤ−ＦＦ、最後はＲ８−ＦＦで
ある。さらに６４はカウンタ、６５〜７０は論理ゲート
、７１はアンドゲート、７２は排他的論理和（エクスク
ル−シブ　オア）ゲートである。また８０−８７は電気
信号である。

図中初期状態ではフリップフロップ６０はリセットされ
Ｑは・・イ、カウンタ６４のリセット信号８７はハイと
なり、カウンタの各ピット出力（たとえば最下位からＱ
＋、Ｑｚ・・・とする）ｄｄ全てロウである。なぜなら
、論理ゲート６５により、適当なカウンタ出力（たとえ
ばＱｚ、Ｑｓ）の積を７リツプフロツプ６０のリセット
に滞還することＫより、必ず７リツプフロツプ６０はリ
セットされ、そのＱ出力はハイとなって安定となるから
である。論理ゲート６５でアンドする入力はクロックス
トップ期間（例では２クロツクないし３クロツク分）よ
り大きければ任意である（たとえばＱｚ、Ｑｓを選択す
れば、２＋４＝６でリセットする）。次にＦＧ信号２２
の立上りエツジでは７リツプフロツプ６ｏはＤ入力（デ
ータ入力）ハイをとりこみ、Ｑ出力ハイ、Ｑ出力ロウに
反転する。すると信号８７はロウであるからクロック２
２に従ってカウンタ６４はカウント動作を進める。この
カウント情報とクロック２２および、前述した連続する
ＦＧ倍信号のクロックのサンプリング値とで７リツプフ
ロツプ６３を動作せしめる。ポイントとなる連続するＦ
Ｇ倍信号のクロックのサンプリング値は第２図中のフリ
ップフロップ６１とクリップフロップ６２とで得ること
ができる。即ちフＩＪツブフロップ６１．６２は、ＦＧ
信号２２のエツジにおいてクロック２１をサンプリング
してＱ出力に出す。ここテアリップフロップ６２のＱは
先行するサンプリング１直、フリップフロップ６１のｑ
は新しいサンプリング値を示す。よってフ１】ツブフロ
ップ６２，６１のＱ出力がＨ，Ｈ，Ｉ、、Ｌ、Ｌ、Ｈ，
Ｈ，Ｌなることは第４図ｔｏ）　ｌ　１ｂ＞　、　＋ｃ
）　、　＋ｊ）あるい１１（−６）（Ａｈ）　、　（ｏ
Ｇ）　、　（”　）に対応する。づらに論理ゲート７０
はフリップフロップ６２　、６１（’）Ｑ出力〃よＨｏ
Ｈ，ＩＪ、Ｌ　、　）Ｉ、Ｌである場合と、Ｌ、Ｈであ
る場合とを判別する。そして論理ゲート６７はカクンタ
６４の値が４を計数してクロック２１力よ・・イの時−
・イとなる信号８５を出力する（具体的には信号Ｑ１と
信号２１をアンドすればよい）。

また、論理ゲート６６は論理ゲート７０の出力に従い、
カクンタ６４の値が１または０でクロック２１のロウ期
間／Ｓイとなる信号８４あるいは８４を出力する。これ
らの出力８４．８５’ｉ入力とするクリップフロップ６
３の可出力は信号８６６るいは８６のようになる。この
信号と原クロツク信号２１とのアンド出力は結局８２　
、８２　のようになり、これは前記した第４図（ａα）
、（ｂｂ）。

（Ｇｃ）　、　（ｃｔｃｔ）Ｋ対応する。ａ＊に論理ゲ
ート７０　、６６　、６７の具体的ｉｓ成を第５図に示
し、一実施例の説明を終わる。第５図中１００〜１０６
はインバータ、１０７〜１０９はナンドグー）、　　１
１０゜１１１はアンドゲートであり、１２０〜１２２は
電気信号ラインである。ここで信号１２０はフＩＪノブ
フロップ６２．（ＳｌのＱ出力がり、Ｈである場合、つ
まり第４図Ｃの場合のみ・・イとなり、ゲート１０７を
開き、他の場合ロウとなってゲート１０８を開く。従っ
て、へ号１２１　、１２２は第３図８４８４の逆極性信
号となって上述の操作が可能となる。

づて次に本発明の他の実施例を第６図により説明する。

ｆ４６図において、１５０〜１５５は７リツグフロツプ
であり、１５０はＴ−７リツプフロツプ、１５１〜１５
４はＤ−フリップフロップ、１５５は８日−フリップフ
ロップである。１５６〜１６２はナントゲート、１６３
〜１６４はインバータ、１６５−１６７はアンドゲート
、１６８はエクスクル−シブオアゲートであり、１８０
〜１８６は電気信号である。さて以下に第６図の要部波
形１図を第７図に引用しつつ説明を加える。まず、原ク
ロツク信号２１と、ＦＧ信号２１との関係が第７図（４
）と（ハのような場合を考える。即ち、連続した２つの
ＦＧの立上りエツジにおけるクロック２１のサンプリン
ゲイ直がＨ，Ｈ、Ｌ、Ｌであり、それ以前（図示せず）
のサンプリング１直がＨであるときである。まず、（４
）の場合、Ｆ’Ｇのエツジにおけるクロック２１のルン
プリング値は継続してＨであるから、フリップフロップ
１５２のＱ出力信号１８０もＨでおる。よってす／ドゲ
ート１５９が開いておる上、ナントゲート１６０の出力
ハイであるから、信号１８１はクロック２１と同極性で
ある。次に、インバータ１６５のため、　ＦＧ信ユつり
ハっ＾頼＃書Ｉ斗１　）１　、リイフー’Ｊ　ゴ噌【ロ
　ペ【鴫にはリセットがかかつている。そのためナント
ゲート１５６の出力は／・イであり、ナントゲート１５
７には、信号１８２が出力される。そして、Ｆ’Ｇ信号
２２の立上り後はクリップフロップ１５０゜１５１のリ
セットが解除され、この２ビツトでカウント動作を開始
する。カウント中１５２にトリガ入力が入るが、データ
信号１８０はＨのｔ′！である。また、カウント中フリ
ップフロップ１５０゜１５１のＱ出力が）！、Ｌ、Ｈ０
Ｈで、フリップフロップ１５５のセラ）（Ｅｌｌ　ｌ　
”セラ）　ｔＲｌが入力されルカラ、クリップフロップ
のＱは信号１８５（７）！うになゆ、これと信号１８１
とのアンド出力）８６は信号２１と同極性で図のよう罠
入力される。これに対し、（Ａの場合には、先行するＦ
Ｇ信号エツジでのクロックのサンプリング値がＨｌであ
るが、続いてＬに変化する。これにより信号１８０は図
のようにＨからＬに反転するから、この時ナントゲート
１６０が開いて逆極性のクロックを通すようになるから
、信号ＩＥＮ　、　１Ｂ２は第７図のようになる。こう
して信号１８５の期間はクロツク半周期分短縮し、出力
信号１８６の極性は反転する。こうしてＦＧ信号２２と
出力クロック１８６との時間的関係は一致する。この動
作は換言すれば、前実施例で行っていた出力クロックの
オンオフタイミングを、クロックの極性を反転させるこ
とで行うこととなる。本実施例では言及しなかったが、
フリップフロップ１５３゜１５４、エクスクル−シブオ
アゲート１６８の動作は前実施例と同様である。また、
ゲート遅延量をうまく考慮すれば、出力クロック（たと
えば信号１６８）をＦＧ信号２２でサンプリングした値
をＬ８Ｂ情報（たとえばエクスクル−シブオアゲート１
６８の出力）とすることも可能である。

〔発明の効果〕

本発明によれば、従来は精度を要する周期計測にはクロ
ックを上げるしか手がなく、たとえ６ｄＢでも精度向上
させるのにカウンタ列を構成する素子を全部高速動作で
きるようばく大な電力消費をまねいたり、高価な高速素
子の使用や素子レイアウトの難しきによるＬＳＩチップ
面積の増大をまねいていたのに対し、上記した配慮が不
要となり、電力、コスト的に５〜５割削減の効果がある
。

【図面の簡単な説明】

第１図、第２図は本発明の一実施例を示すブロック図、
第３図、第４図は要部波形図、第５作説明図である。 ５１・・・ラッチ回路 ５０・・・パルス作成回路 ６６　、６７・・・論理ゲート ６１．６２　、６３．１５０〜１５５山フリンプフロツ
プ６４・・・カウンタ

Claims (1)

1. 【特許請求の範囲】 １）クロック信号をもとにパルス列を作成するパルス作
   成手段と、該パルス作成手段の出力をカウントするカウ
   ンタと、カウント値の保持器により、クロック周期きざ
   みで被測定信号の周期を測定する回路と、該クロック信
   号あるいは該パルス作成手段の出力と、被測定信号とを
   ２入力とし、さらに下位の最下位情報を出力する最下位
   情報出力手段を設けたことを特徴とするディジタル周期
   計測回路。 ２）特許請求の範囲第１項記載のディジタル周期計測回
   路において、該パルス作成手段を、被測定信号のエッジ
   での該クロック電位のサンプリング手段と、サンプリン
   グ手段の出力に従つて整形出力の印加、遮断のタイミン
   グを制御する論理回路とから構成したことを特徴とする
   ディジタル周期計測回路。 ５）特許請求の範囲第１項記載のディジタル周期計測回
   路において、前記最下位情報出力手段を、連続する被測
   定信号のエッジでの該クロック電位のサンプリング手段
   と、サンプリング出力の論理演算回路と、保持器とによ
   り構成したことを特徴とするディジタル周期計測回路。 ４）特許請求の範囲第１項記載のディジタル周期計測回
   路において、前記最下位情報出力手段を、被測定信号の
   エッジでの該クロック電位のサンプリング手段と、サン
   プリング出力に従い、クロックの正極性信号あるいは逆
   極性信号を選択する選択手段と、選択手段の出力を前記
   した被測定信号でサンプリングする第２のサンプリング
   手段と、保持器とにより構成したことを特徴とするディ
   ジタル周期計測回路。