JPS62140168A - 三角関数演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｃイ既要〕 入力される位相値を所定の部分桁から成る複数の部分位
相値に分割し、各部分位相値に対応する三角関数を出力
し、該三角関数から入力された位相値に対する三角関数
を合成することにより、所定精度の三角関数を短時間に
演算する三角関数演算装置を経済的に実現可能とする。

〔産業上の利用分野〕

本発明は三角関数演算装置の改良に関する。

例えば音声認識を実時間で行う音声処理装置においては
、三角関数の演算を所定精度で高速に実施する必要が生
ずる。

この種の三角関数演算装置は、精度を維持し乍ら極力経
済的に実現されることが望ましい。

〔従来の技術〕

第４図は従来ある三角関数演算装置の一例として、正弦
関数演算装置を示す図である。

第４図において、正弦関数メモリ１は、所定精度で与え
られる一周期分の位相値θに対応する総ての正弦関数ｓ
ｉｎθを、予め格納されており、外部から入力される位
相値θに対応する正弦関数Ｓｉｎθを抽出し、外部に出
力すものである。

かかる正弦関数メモリ１の記憶容量は、入力される位相
値θの精度と、出力すべき正弦関数ｓｉｎθの所要桁数
（精度〕により定まり、例えば位相値θおよび正弦関数
ｓｉｎθの桁数をそれぞれ２４ビツトとすると、２２４
（語）×２４ビット＝３８４メガビットとなる。

余弦関数ｃｏｓθ等の他の三角関数に就いても°、同様
に構成される。

〔発明が解決しようとする問題点〕

以上の説明から明らかな如く、従来ある三角関数演算装
置においては、正弦関数メモリ１の記憶容量が、位相値
θおよび正弦関数ｓｉｎθの精度に伴い増加し、当該三
角関数演算装置の経済性を損なう恐れがある。

かかる欠点を除去する為に、入力される位相値θに対す
る正弦間Ｒ５１ｎθを、（１）式および（２）式により
その都度演算することも考慮される。

ｓｉｎθ彎θ（θ≦９．７６５６２ｘｌＯ−’）（ｔ＋
ｓｉｎθ＝（θ／２π） Ｘ（ａ０＋ａ１．（θ／２ｙｒ）２ ＋ａ２　（θ／２π）’＋ａ３　（θ／２π）６＋ａ４
　（θ／２π）Ｂ）（２） 但しａ０＝　　６．２８３１８５０ ａ＋　＝　　４１．３４１６７５ ａｚ　＝　　８１．６０２２３４ ａ３　＝　　７６．５７４９８ ａ、＝　　３９．７１６７０ かかる方法によれば、大容量の記憶装置を使用すること
無く、数値演算により定まる精度の正弦関数を得ること
が可能であるが、計算量が増加し、正弦関数メモリ１を
使用する方法に比して演算速度が遅くなる欠点がある。

〔問題点を解決するための手段〕

第１図は本発明の原理を示す図である。

第１図においては、三角関数演算装置は位相分割部１０
０、三角関数記憶部２００および三角関数演算部３００
から構成される。

位相分割部１００は、所定桁から成る位相値θを入力さ
れ、それぞれ所定の部分桁から成る複数の部分位相値θ
１・・・θ１に分割して三角関数記憶部２００に伝達す
る。

三角関数記憶部２００は、各部分位相値θｉ・・・θｎ
に対応する三角間Ｉｆ（θｉ）・・・ｆ（θｉ、）を出
力して三角関数合成部３００に伝達する。゛三角関数演
算部３００は、三角関数記憶部２００から伝達される各
三角関数ｆ（θ１）・・・ｆ（θｎ）から位相値θに対
応する三角関数ｆ（θ）を合成する。

〔作用〕

三角関数は、例えば（３）式の如く、複数の部分位相の
三角関数を演算することにより得られる。

ｓｉｎ　　（θａ　十〇ｂ　） ＝　　ｓｉｎθａ　　ｃｏｓθｂ　＋　　ｃｏｓθａ　
ｓｉｎθｂ（３）本発明はかかる演算を利用し、演算対
象となる位相値θを例えば部分位相θａおよびθｂに分
割し、各部分位相θａおよびθｂに対応する三角関数を
三角関数記憶部２００から出力し、三角関数合成部３０
０において例えば（３）式の演算を施して所要の正弦関
数ｓｉｎθを得る。

即ち本発明によれば、三角関数記憶部２００の併用によ
り演算量が大幅に減少し、また位相値θを分割すること
により、各三角関数記憶部２００の総合記憶容量も三角
関数記憶部のみによる場合に比し大幅に削減され、所定
精度の位相値に対する所定精度の三角関数を、短時間に
演算する装置が、経済的に実現可能となる。

〔実施例〕

以下、本発明の一実施例を図面により説明する。

第２図は本発明の一実施例による正弦関数演算装置を示
す図であり、第３図は本発明の一実施例による余弦関数
演算装置を示す図である。なお、全図を通じて同一符号
は同一対象物を示す。

第２図においては、位相レジスタ２が位相分割部１００
として設けられ、また正弦関数メモリ３ａ、余弦関数メ
モリ４ａ、正弦関数メモリ３ｂおよび余弦関数メモリ４
ｂが三角関数記憶部２００として設けられ、更に乗算器
５および６、並びに加算器７が三角関数演算部３００と
して設けられている。

舎外部から入力される位相値θｉ並びに所要の正弦関数
ｓｉｎθは、何れも２４ビツトで構成されるものとする
。

第２図において、位相レジスタ２は、外部から入力され
る位相値θを一旦蓄積し、上位１２ビツトから構成され
る上位位相θａと、下位１２ビツトから構成される下位
位相θｂに分割し、上位位相θａは正弦関数メモリ３ａ
および余弦関数メモリ４ａに伝達し、また下位位相θｂ
は符号ビットを１ビツト付加して正弦関数メモリ３ｂお
よび余弦関数メモリ４ｂに伝達する。

正弦関数メモリ３ａおよび余弦関数メモリ４ａは、それ
ぞれｆ２ビットで与えられる各上位位相θａに対応する
総ての正弦関数ｓｉｎθａおよび余弦関数ｃｏｓθａを
、予め記憶する。

同様に正弦関数メモリ３ｂおよび余弦関数メモリ４ｂも
、それぞれ１２ビツトで与えられる各下位位相θｂに対
応する総ての正弦間ｆｆｉ　ｓｉｎθｂおよび余弦関数
ｃｏｓθｂを、予め記憶する。

従って各正弦関数メモリ３ａおよび余弦関数メモリ４ａ
の記憶容量はそれぞれ２１２（語）＝４キロ語となり、
また正弦関数メモリ３ｂおよび余弦関数メモリ４ｂの記
憶容量はそれぞれ２′３（語）＝８キロ語となる。

正弦関数メモリ３ａおよび余弦関数メモリ４ａは、それ
ぞれ位相レジスタ２から伝達される上位位相θａに対応
する正弦関数ｓｉｎθａおよび余弦関数ｃｏｓθａを抽
出し、それぞれ乗算器５および６に伝達する。

同様に正弦関数メモリ３ｂおよび余弦関数メモリ４ｂも
、それぞれ位相レジスタ２から伝達される下位位相θｂ
に対応する正弦関数ｓｉｎθｂおよび余弦関数ｃｏｓθ
ｂを抽出し、それぞれ乗算器５および６に伝達する。

乗算器５は、正弦関数メモリ３ａから伝達される正弦関
数ｓｉｎθａと、余弦関数メモリ４ｂから伝達される余
弦関数ｃｏｓθｂとを乗算し、得られた積ｓｉｎθａ　
　ｃｏｓθｂを加算器７に伝達する。

同様に乗算器５も、余弦関数メモリ４ａから伝達される
余弦関数ｃｏｓθａと、正弦関数メモリ３ｂから伝達さ
れる正弦関数ｓｉｎθｂとを乗算し、得られた積ｃｏｓ
θａ　　ｓｉｎθｂを加算器７に伝達する。

加算器７は、乗算器５から伝達される積ｓｉｎθａ　　
ｃｏｓθｂと、乗算器６から伝達される積ｃｏｓθａ　
　ｓｉｎθｂとを加算する。

加算結果ｓｉｎθａ　　ｃｏｓθｂ　＋　ｃｏｓθａ　
　ｓｉｎθｂは、（３）式に示す如（ｓｉｎ（θａ＋θ
ｂ〕に等しい。

従って加算器７からは、入力された位相値θに対する正
弦間９　ｓｉｎθが出力される。

次に第３図においては、乗算器８および９と、減算器１
０とが、三角関数合成部３００として設けられている。

乗算器８には、正弦関数メモリ３ａから抽出される正弦
関数ｓｉｎθａと、正弦関数メモＩＪ　３　ｂから抽出
される正弦関数ｓｉｎθｂとが伝達され、また乗算器９
には、余弦関数メモリ４ａから抽出される余弦関数ｃｏ
ｓθａと、余弦関数メモリ４ｂから抽出される余弦関数
ｃｏｓθｂとが伝達される。

乗算器８は、正弦関数メモリ３ａから伝達される正弦関
数ｓｉｎθａと、正弦関数メモＩＪ　３　ｂから伝達さ
れる正弦関数ｓｉｎθｂとを乗算し、得られた積ｓｉｎ
θａ　　ｓｉｎθｂを減算器１０に伝達し、また乗算器
５は、余弦関数メモＩＪ　４　ａから伝達される余弦関
数ｃｏｓθａと、余弦関数メモリ４ｂから伝達される余
弦関数ｃｏｓθｂとを乗算し、得られた積ｃｏｓθａ　
　ｃｏｓθｂを減算器１０に伝達する。

減算器１０は、乗算器９から伝達される積ｃｏｓθａ　
　ｃｏｓθｂから、乗算器８から伝達される積Ｓｉｎθ
ａ　　ｓｉｎθｂを減算する。

減算結果ｃｏｓθａ　　ｃｏｓθｂ　−ｓｉｎθａ　　
ｓｉｎθｂは、公知の如（ｃｏｓ　（θａ＋θｂ〕に等
しい。従って減算器１０からは、人力された位相値θに
対する余弦関数ｃｏｓθが出力される。

以上の説明から明らかな如く、本実施例によれば、正弦
関数演算装置（第２図）および余弦関数演算装置（第３
図）共、二回の乗算と、−回の加算または減算とにより
、所定精度の位相値θに対する所定精度の正弦関数また
は余弦関数あ出力する。

また各正弦関数メモリ３ａおよび余弦関数メモＩＪ　４
　ａの記憶容量は２′２（語）×２４ビット＝９６キロ
ビツトで済み、また正弦関数メモリ３ｂおよび余弦関数
メモ’Ｊ　４　ｂの記憶容量は２Ｉｆｆ（語）×２４ヒ
ント＝１９２ビットで済み、第４図における正弦関数メ
モリ１より大幅に削減される。

なお、第２図および第３図はあく迄本発明の一実施例に
過ぎず、例えば入力される位相値θｉ並びに正弦関数ｓ
ｉｎθまたは余弦関数ｃｏｓθの桁数はそれぞれ２４ビ
ツトに限定されることは無い。

また位相分割部１００は入力される位相値θ（２４ビツ
ト）をそれぞれ１２ビツト宛の上位位相θａおよび下位
位相θｂに２分割するものに限定されることは無く、分
割数および分割桁数等、他に幾多の変形が考慮される。

また三角関数記憶部２００は正弦関数メモリ３ａおよび
３ｂ、並びに余弦関数メモリ４ａおよび４ｂにより構成
されるものに限定されるこは無く、他に幾多の変形が考
慮される。例えば余弦関数ｃｏｓθａおよびｃｏｓθｂ
は、上位位相θａまたは下位位相θｂがπ／２だけずれ
た正弦関数ｓｉｎθａおよびｓｉｎθｂと等しいことを
利用し、正弦関数メモリ３ａおよび余弦関数メモリ４ａ
、並びに正弦関数メモリ３ｂおよび余弦関数メモリ４ｂ
を共用することも考慮される。また下位位相θｂを例え
ば９．７６５６２Ｘ１０−’＝　１／１０２４に設定す
ることにより、正弦関数ｓｉｎθｂは下位位相θｂによ
り近似され、正弦関数メモリ３ｂを省略することが可能
となる。

同様に余弦関数ｃｏｓθｂは１−θｂ／２により近似さ
れ、余弦関数メモリ４ｂを省略することが可能となる。

以上の他にも幾多の変形が考慮されるが、何れの場合に
も本発明の効果は変わらない。

更に本発明の対象となる三角関数は、図示される正弦関
数または余弦関数に限定されぬことは言う迄も無い。

〔発明の効果〕

以上、本発明によれば、所定精度の位相値に対する所定
精度の三角関数を、短時間に演算する装置が、経済的に
実現可能となる。

【図面の簡単な説明】

第１図は本発明の原理を示す図、第２図は本発明の一実
施例による正弦関数演算装置を示す図、第３図は本発明
の一実施例による余弦関数演算装置を示す図、第４図は
従来ある正弦関数演算装置を示す図である。 図において、１．３ａおよび３ｂは正弦関数メモリ、２
は位相レジスタ、４ａおよび４ｂは余弦関数メモリ、５
．６．８および９は乗算器、７は加算器、１０は減算器
、１００は位相分割部ｚｌｌ、２００は三角関数記憶部
、３００は三角関数演算部、ｆ（θ）、ｆ（θｌ）乃至
「くθｆｉ）は三角関数、θは位相値、θａは上位位相
、θｂは茅？■ 騒、〔］月（＝！［イシ枦ト≦ヲもハＩ）説’ａ＞うに
：嘘ｇ之。 寥３０

Claims (1)

1. 【特許請求の範囲】 所定桁から成る位相値〔θ〕を入力され、それぞれ所定
   の部分桁から成る複数の部分位相値〔θ＿１乃至θ＿ｎ
   〕に分割して三角関数記憶部〔２００〕に伝達する位相
   分割部〔１００〕と、 前記各部分位相値〔θ＿１乃至θ＿ｎ〕に対応する三角
   関数〔ｆ（θ＿１）乃至ｆ（θ＿ｎ）〕を出力して三角
   関数合成部〔３００〕に伝達する三角関数記憶部〔２０
   ０〕と、 前記三角関数記憶部〔２００〕から伝達される各三角関
   数〔ｆ（θ＿ｉ）乃至ｆ（θ＿ｎ）〕から前記位相値〔
   θ〕に対応する三角関数〔ｆ（θ）〕を演算する三角関
   数演算部〔３００〕とを設けることを特徴とする三角関
   数演算装置。