JPS62135944A - ワンチツプキヤツシユメモリおよびこれを用いたキヤツシユメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野１ 本発明は、ワンチップキャッシュメモリお，ｌ：ひこれ
を用いたキャッジ、：Ｉメモリシスデムに関し、特に１
−１−・・ノブの集積回路内にブイレフ１〜りもデータ
メモリも内蔵するワンチップキャ・ソシュメモリおよび
複数個のワンチ・・Ｉプキャッシュメモリを接続するこ
とにより大容量のキャッシュメモリを実現することので
きる拡張可能なキャッシュメモリシステムに関するもの
である。

「従来の技術〕 プロセッサと主メモリとの間に小容量の高速なバ・ソフ
ァメモリを設置することにより、実効的な主メモリのア
クセス時間を高速化しうろことはコン′ビューティン′
クサーベイ（Ｃ．ｏｍｐｕ十ｊｎｇＳｔ＋ｒｖｅｙ）１
４巻３号　１９８２年　４７３〜５３０ページに詳しく
述べられているように一般によく知られている。

この手法は通常キャッシュメモリと呼ばれ、広く割算機
システムに使用されている。これは、計算機システム十
で実行されるプログラムのメモリアクセスにおいては局
所性があるという性質を利用したものであり、プロセッ
サから主メモリへのアクセスに際し、アクセスの行なわ
れたワードを含む一定サイズの連続した記憶位置（通常
これをブロックと呼ぶ）の内容を主記憶からキャッシュ
メモリに取り込むことにより、メモリアクセスの大部分
は、高速なキャッジ、：１メモリへのアクセスですみ、
低速な主記憶へのアクセスを不要とすることができる。

〔発明が解決しようとする問題点〕

上述した従来の；■ヤ・ソシュメモリは、あとで詳しく
述べるように、アドレスレジスタ、データしジスタ、デ
ィレクトす、データメモリ、制御回路等から構成される
か、１ノｆ来はこれらは論理デー１〜、メモリ等の集積
回路チ・ツブを釘１み合わぜて構成されていた。しかし
ながら集積回路においては、チップ内では高速な論理動
作あるいはメモリ動作が可能であるのに対して、信シ３
線を−１−・ツブ外に取り出す場合にはチップ外の信号
線のｌ（ＩＸ動のためにチップ内の場合に比へて多大の
遅延時間を費やしてしまうために、キャッジｉ１．メモ
リ貸１水としての処理速度を高めることが困難であると
いう欠点があった。

一方、集積回路技術の進歩により１チツプの集積度が向
にした場合には、前述のキャッシュメモリ全体を１チツ
プ内に格納することにより、キャッシュメモリの性能を
格段に向上させることか可能となる、しかしながら、キ
ャッシュメモリを１チ・ツブて実現する場合には集積度
の制限から必ずしも１チツプ内に十分な容量のキャッシ
ュメモリを格納できるとは限らずこのような場合には、
複数のキャッシュメモリチップを組み合わぜて大写耽の
キＭ”７シユメモリを実現する必要がある。この３１：
うな場合にキャッシュメモリの拡大のためにロジックを
ヂ・ツブの外部に設りるとキャッシュメモリデツプと外
部ロジックとの間で多大な遅延時間か必要となり、ワン
チップの場合に比１＜て検索、更新等の処理速度か低下
し、前述のキャッジコメモリをワンチップ“化したこと
の長所が減じられることになる、 本発明は、前述の従来の方式の欠点を改善するためにな
されたもので、本発明の第一の目的はワンチップキャッ
シュメモリを提供することにあり、本発明の第二の［１
的は複数のり＞　＝１−・ツブＡ−ヤ・ソ５１−メモリ
を組み合わせ”Ｃ人界ＩＹ１の−■ヤ・ソシ７メモリを
提供することにあり、本発明の第五のにＩ的は処理速度
の性能の低下を引き起ご１〜ことなく複数のワンチ・ソ
ブキャ・ソシュメモリを１１［み合わＱ−て大容量のキ
ャッジｌメモリを実現することかできる拡張可能なワン
チ・ツブＮヤ・ソシ・１メモリを提ｆ１１．することに
ある、 〔問題点を解決するための手段１ 本発明のセラｌ−々”ソシアティフカ式のワン−１−・
・Ｉプキャ・ソシュメモリは、１個０）す・・ツブ内に
テ４１゜クトリとデータ、メモリを内ｈ；（シ、ブロッ
クのリプレースを行なうＩ＼き−１−・ツブて＋Ｐｌる
ことを保持するため各セ・ソ１−・毎に１ヒ・・／１・
のエントりをｔ、′ｉ１：ｒワシチップキャッシーＩ、
メモリＩ＼θ）アクセス毎に読み出されるチップセレク
トチーフル、チップ内でアクセス要求のあっなフ１１ツ
クかｆ「イ１することを通知するとともに他チ・ツブに
おりる当訪アクセス要求グ）あったブロックの存在の検
出を行な−）ための一致検出端子、ヂップセトクトの信
ｉノを他のチ・ツブから受け取るためのシフトイン信号
端子、チップセレクトの信号を他のチップに通知するた
め前記チップセレクＩ・テーブルから読み出された値を
印加するためのシフ１ヘアウド信号端子、初期設定に際
して当該チップにおりる前記チップセレクトチ−フルの
全エシトりに値”　］　”を設定すべきであることを指
定するための初期チップセ１／りＩ〜端子および、前記
一致検出端子に接続されキャッシュメモリのいずれのチ
ップにおいても必要なブロックが見いだされず、あらた
にブロックの割り当てか必要であることを検出し前記シ
フトイン端子に印加されている値を前記チップセトクト
テーブルの指定されたセットに対応するエントリにセ・
ソ）〜するとともにさきに読み出されている前記チ・ソ
プセレク１へテーブルの指定されたセラ１へに対応する
エンＩ・りの値が１の場合にはこのチ・ツブ内でプロ・
・Ｉりの割り当てのために、このチップ内で新たに割り
当てるへきプロ・ツク位置を決定し、この決定にもとつ
きティレフ１〜りを更新するとともに、要求のあったブ
ロックのデータを主記憶から読み出し対応するキャッシ
ュ、メモリの記憶位置にロー１・するプロ・ツクロート
制御、４５よひ、キヤ・・ノシコメモリの初期設定に際
して前記ＦＪＪ団チツプセレク）・端子に値゛１°′が
設定さＪ＝ｉている場合には１１１１記−１〜・ンブセ
レクトテーフルの全エントりを１１白゛１°゛にセット
し値”　ｏ　”か設定されている場合には値゛Ｏ”°を
セ・ソＩ〜する初Ｉ１１　＝７−・ソブセレタト設定の
ための制御手段とを有している、史に本発明のキヤ・・
／シ、フ、メモリシステムはワン−１−・ソフ”キＡ・
・ソシ、・ｌ、メモリを複数個用いたキＡ・ツシュメモ
リにおいては、前記ワンチ・ソブキャ・ソリ。１．メモ
リの各−１〜・ツブの内のただ一一一）のチ・ソアの１
１１ｆ記Ｆｌｌ　ｌ１ｌ−（−・ソプセ［、り１・端子
に値″１°”が印加され池には（Ｉｒｆ　”　ｔ）　’
“か印加され、前記ワンチップへ一ヤッシーＶメモリの
全チップの一致検出端子はｒｌ−いに接ｂ１コされ、前
記ワ〉チ・ツブキャッシュメモリの各−１−・ツブのシ
フトアウｌ”　Ｍ！ｊｉ子は他のチップのシフ）・イン
端１′に接続されることにより、全チ・ツブはリンク状
に接り′シされており、チップ間においてはファースト
インファーストアウト てはヂ・ツブの皓えるリプレースアルゴリズムでプロ・
ツクのリブドースを行なうものである、［実施例］ 次Ｇに本発明の実施例について図面を参照して説明する
、 第１図は第１の発明の一実施例を示す。第１図において
、本発明の一実施例はキャッシュメモリチップにより構
成され、このチ・ツブの端子として電源、グランド、ク
ロック等のための端子（図示せず）と、ブロモ・ソザと
の通信のための端子として、アｖ１セッザがらのメモリ
へのアクセス要求の通知およびキャ・ソシュメモリでの
アクセスの完了通知のためのブロモ・ソゲアクセス端子
ｐ　Ｑ、、メモリアトトスの通知のためのブロックアド
レス端了丁）Δ、データのやりとりのためのブロモ・・
ノザデータ端子「）Ｄをもち、主記憶との通信のための
端子として、同様にメモリアクセス端子Ｍ　＋’、メモ
リアトトス端子Ｍ　Ａ、メモリデータ端子Ｍ　Ｉ）をも
−ノ、これに加えてキャッシュメモリデツフ゛には、初
期設定以後各セットにおいて最初にプロ・ツクの割り当
てを行なうｌ＼きチップを指定・ｊ−るためのＰＩ１期
チ・ツブセレクト端子（、８、−１〜・ツブ選択（Ｊ’
＋　ｉ’／を次々に隣接するヂ・ツブにｆＪＺ達゛ｉｌ
−るためのシフトイン端子ＳＩ、シフトアウｌ一端子８
０、−１−・ソア内でアクセス要求のあった〕Ｉ７ツタ
か／１・存することを通知するとともに他チップにお（
′する当、′ｉ４アクセス１万求のあったブロックの存
在の検出を行なうための一数構出端子ＦＳを持つ。

１０セ・ソゲアド１／ス端子１°ｌ〜はア）・トスレジ
スタ３の入力に印加されておりアトしス１７ジスタｑの
ブロックアドレス部の下（１“、Ｔアトトスであるセ・
・））ヘアドレス部の出力はティレフトす１、リブし一
スメンｌ〜回路６内のリプレースメ〉トチ−プル６１お
よびチ・ツブセレクトチーフル８にアＩ・１／スとして
印加されるととムに−ｊ−一タメモリ２お、Ｌひメモリ
アクセス端子Ｍ△にらアト１．スの一部として印加され
ている。アＦ　トス１７シスク３のフ１７ツタアドレス
部の＋、　ｆｉ’／アトしスで１’）るアトＬ・スタフ
部の出力はディしりＩ・す１に検索・ｊ−一部として印
加されているととちにアＩ・１．スゲ）　部としてメモ
リアドレス端子ＭＡおよびデータメモリ２にも印加され
ているアドレスレジスタ３のブロック内ワードアドレス ードアドレスとともにプロ・ツク内ワードアドレスとし
てデータメモリ２に印加されるとともにメモリアドレス
端子ＭＡにも印加されている。

ディしりｌ・す１の一致アドレス出力はデータメモリ２
にブロックアドレスの一部として印加されるとともにリ
プしースメンＩ〜回路６にも印加されている。リプレー
スメン１−回路６で生成されたり一ｉ−　Ｌ．−スずべ
きデータ、メモリ２上のプロ・ツクアドレスはティレフ
トす１にコンパ＝トメンＩ・の選択アトトスとして印加
されている。ティレフトす１ガ）らの−数構出信号は制
御回路７に印加されている、 ：チップセレクトテーブル８からの読み出しデータは制
御回路７内のチップ選択フリップフロップ弓に印加され
ている。ブロモ・ソゲデータ端子１〕［）番，５は読み
出しデータレジスタ４の出力および書込みデータレジス
タ５の入力が接続されている。読み出しデータレジスタ
・１の人力にはデータメモリ２かへの読み出しデータが
印加され、−）込みデータレジスタ５の出力は書込みデ
ータとしてデータメモリ２に印加されているととらにに
モリデータ端子ＭＤにも印加されている 制御回路７はブロモ・ソ゛す゛アクセス端一ｉ’．．　
ｌ’．ｌ　（：かｆ。

印加されるキャッシュメモリの初期化要求、メモリへの
書込み、読み出し要求を受りて対応する処理を行なうた
めの制御回路で、ここで生成される主記憶へのアクセス
要求はメモリアドレス端子ＭＡに印加されている，初１
用チ・ソプセレク１〜端子（。

Ｓは書込みデータとしてチ・ソプセ［、・タトテーブル
８に印加されている，ジフト、イン端子８［も同様に書
込みデータとしてチップセレク１〜チーフル８に印加さ
れている。制御回＋＋’３７内の−１−・ツブｊπ択フ
リップフロップ（−）の出力はシフトアウ１〜端子ｓ　
Ｏに接続されている４、−数構出端子１？　Ｓは制御回
路７に接続されている、 次に第２図は本発明によるワシチップキャッジュメモリ
を用いたキヤ・ソシ．・！ーメモリシステムの４１書）
成を示す。第２図において第２の発明の一実施例はキャ
ッシュメモリシステムは四（因のワンチ・シフ。

キャ・ソシュメモリＣ１〜Ｃ４のチ・ツブ′を用いて実
現されている。

ア冒セ・ソザからのアクセス要求信号線、アドレス信号
線、データ信号線はずべてのキャッシュメモリチ・ツブ
Ｃ’　］　、（１２、Ｃ３、Ｃ’　４の各々対応する端
ｒに接続されており、同様にすべてのキャッシュメモリ
ー・ツブＣ］　、Ｃ２、（３、（，＋１のメモリアクセ
ス端子Ｍ　Ｃ、メモリアトしス端子ＭＡ、メモリデータ
端子へ４１）は各々アクセス要求信号線、アドレス信号
線、データイ３３線に接続され主記憶に印加されている
７ 第一のキャッシュメモリチップ（１のシフトアウ１−ｆ
’Ｗ　−ｊ’　Ｓ　Ｏは第二のキャッシュメモリチ・ｙ
７″Ｃ２のシフ）〜イン端子Ｓ■に接続され、同様にシ
フｌ〜アウト端子８０はそれに続くキャッシュメモリチ
・ツブのシフトイン端子ＳＩに接続されており、第四の
キャッシュメモリチップ（４のシフ）〜アウト端子Ｓｏ
は第一のキャッシュメモリチップ（：］のシフトイン端
イＳ１に接続されている９、第・のキャ・・ノシュメモ
リー１−・ツブＣ１の１７１朋チツフ”セレクＩ〜端子
Ｃ８にはＣ３づ°１゛が固定的に印加され、それ以外の
キャッジ−Ｌメモリー１−・ツブ（Ｈ２、（−３、Ｃ’
　４には信−Ｕ’、　＋１　Ｑ　１１か固定的に印加さ
れている。

またキャッシュメモリー１〜・ツブ（、、ｉ　ｌ　、（
：　２、（３、Ｃ４の一致検出端子［？８は互いに接続
されておりワイアドオア回路を描成している１、即ちキ
ヤ、ソシュメモリヂップｃ１．ｒ：２、（−°３、（４
のいずれかのチ・ツブの制御回ｉ／３７が一１′に検出
端子１？Ｓに一致検出信号として値”　１　”を印加す
ると池のチ・ツブの一致検出端子［？８には頗゛°１°
°が印加され、すべてのチップの制御回路７が一致検出
信号として値゛０′を印加し、た時にのみ各ヂ・・ｌプ
の−ｊ−に検出端子ＦＳの値が”　０　’”となるよう
に柘成されている。

次に第１および第２のイト四グ）実り色調にお（・）る
キャッジ、７．メモリチ・・ノブおよびこｈを用いたＡ
−ヤツシュメモリの動作を説明する、 （初期化処理）　ブロモ・ｖ′リ−「）からブロセッリ
ーアクセス端子ＰＣを介して制御回路７に初期化の指令
か印加されると制御回路７はディしりトす１の全エント
りの無効化、リプレースメン）・回路６の切間化等の従
来と同様の処理に加えて、ブロックのりプ［・−スを行
なうべきキャッシュメモリチ・ツブを初期設定するため
にチ・ツブ指定端子Ｃ８に印加されている値をチップセ
レクトテーブル８の全エン）・りにセ・ソ）・オる１、
これにより、第一のキャッシュメモリチップＣ１のチ・
ソプセし・りトチ−プル８の金工〉１〜りには°】′が
、それ抑、外のキャッシュ−メモリチップＣ２、Ｃ３、
Ｃ４のチッブセレク１〜テーブル８の全エントリには°
０“がセラ１〜される事になる、 （読み出し処理〉　ブロモ・ソゲＰかｔ、プロセッサア
クセス端子「Ｃを庁して制御回路７にメモリ読み出しの
指令か印加されると、制御回路７はプロセツサアドレス
端子「Ｉ八に印加されているメモリアドレスをアドレス
１ジスタ３にセラ１〜したうえて、このセ・ソＩ〜アト
トス部の値をアドレスとしてヂ・・ｌブセレク１〜テー
プｌし８を＝売み、読み出された値をチ・ツブ選択フリ
・ツブフロ・ツブ璽）にセ・ソ１へする７これとともに
、同しくアドレス１７ジスタ３のフロ・ツクアドレス部
の値によりティ「り１〜す１を検索する。一致が検出さ
ｈた場な、即ち、フロ・ツクアドレス部のセットアトシ
・ス部によりディレクトすＪを読み出し、読み出された
各二１ンバートメシトのタグの値とブロックアトＬ／ス
部のアドレスタフ部の（Ｉｎ　全比較し、いづれかのコ
ンパ−１〜メシトのタグが有効でかつ値が一致すればア
クセスの要求のあったアドレスを含む）０・ツクが自キ
ャ・ソシュメモリ上に存在することになり、この場合に
はこれを他キャッシュメモリヂップに通知するために一
致検出端子ＦＳにｆ＋ｆ’ｆ　”　］、　’“を印加す
る。これとともにディレクトす１の出力するコンパート
メントアドレスによりリプレースメシト回路（）を史新
し、同じくディレクトす１の出力１−るコンパートメン
トアドレス トアドレスとプロ・ｌり内ワードアトトスの値をアドレ
スとしてデータメモリ２を．１５°Ｃみ、読み出された
値を読み出しデータ１／シスタ／１に格納したうえでブ
ロモ・ソゲアクセス端子Ｐ　Ｃ’にアクセスの完了した
ことを知らぜる信号を印加する。

ブイレフ１〜１１で一致か検出されない場合、即ちアク
セスの要求のあったアドレスを含むフロ・ツクか自Ａ−
ヤ・・ノシュメモリ」二に存在しない場合には制御回路
７は一数構出端子Ｆ″Ｓを調へ、これが値”　］　”を
持つ場合、即ち他のキャッシュメモリチップに要求の１
ちったブロックが存在する場合にはこのＡ−ヤ・ソシ７
．メモリチップでの処理は終丁する。

−数構出端子１？　Ｓか値パ０°′を持っ場き、即ちキ
ャッシュメモリに属するいずれのチップにも要求のあっ
たフロ・ツクか存在しない場合には対応するブロックの
キャッシュメモリｌ＼のロードのため次の処理を行なう
。

即ち、各キャッシュメモリチ・ツブ内の制御回路７はそ
のなかに含まれるデツプ選択フリ山ツブフロップ０σ）
出力を調べ、これが値”　＋　”であるならは、次に述
ｌ＼るこのキヤ・ソシフ１．メモリチ・ツブてのフロ・
ツクのロートを起動するとともにシフトイン端子Ｓ■に
印加されている値をチ・ツブセレクトチーフル８の対応
するエンドす、Ｉ！ＩＩ　ｔ’ｒアトｌ、ストシスタ３
のブロックアドレス部ｏ）１１１′ド（指定さｔするア
ドレスに書き込む、−１−・ノブｉｕ　ＩＩ＜フリ・ソ
ブフ１１・リプ９の出力かｒ直′″０゛°の場合に（、
−Ｉミ・フトインク１１；了ＳＩに印加されている（ｌ
ｌ１１を−ｆ−・ソアセ１．タトテーフル８の対応する
エン）・りに、Ｊ：き込むのみて、このＡキッシュメモ
リー１−ツブての−７１７・フタの１１−ドの処理は行
なわない。

フ゛ロックのロートのｌノｌ、用１番、ＪＺＪｌ；ず、
すツブ「−スメン■・回路６てすブレースずへき−７−
−ダメモリ２十のコンバートメン′）・アドレスをｌｋ
定し、これにｉｌ応するブイレフＩ・す１のエシトりに
アト１．ストシスタ３のアＩ〜レスタグ部の１的を登１
Ｌする１次にアドレスレジスタ３のフ１７・ツタアトレ
ス部の出力と制御回路７て生成するブロック内のローＩ
・アトトスをメモリアドレス端子ＭＡに、メモリｊＦＩ
ｌ：み出し要求をメモリアクセス端子Ｍ（、゛に印加す
ることにより、主記憶を読み出し、メモリデータｊ４ｉ
　−（Ｍ　Ｌ’）に読み出されたデータを、１：込みう
一一タトシスタ５を介してデータメモリ２に、１：き込
む　このときａ）書込みア１〜トスとしては、アトしス
レジスタ３のセットアドしス部、ティレフ）へり］の出
力するコンバートメジ１〜アトトス、制御回路７で生成
するブロック内のワードアドレスが使用される。

ブロック内に属する全ワードに対してこれを行な−）な
のも、ブイレフＩ・す１にこのブロックが有効であるこ
とを登録することによりプロ・ツクのローＩ・の処理か
完了する。、この後で前述のキャッシュメモリの読み出
しの処理を再実行することによりプロセッサからの読み
出しが行なわれることになる。

（書込み処理）　主記憶ノ＼の書込み要求があった場合
には本実施例では次のような処理が行なわれる、即ち、
この場合にも読み出しの場合と同様に制御回路７はブロ
セッサア１〜レス端子ＰＡに印加されているメモリアト
しスをアドレスレジスタ３にセ・ソ）〜したうえで、こ
のセットア１〜しス部の値をアドレスとしてチ・ツブセ
レクトテーブル８を読み　読み出された値をチ・ツブ選
択フリ・ツブフロ・ツブ゛つにセ・ソＩ〜する、これと
ともに、同しくアドレスレジスタ３のフＩコ・ンクアト
トス部のｆ１白に、Ｌリディレクトす１を倹素する。−
・致か検出された場合には、対応するＡ−ヤ・ソシ、・
１、メモリー１−・ツブの制御回路７はデータメモリ２
１＼の書込みを行な−）ととらに主記憶に対してら−ｉ
’４込ツノ全ツノ１なう、ごＸヤ・ソシ、ワ。

メモリて一致が検出されない場合には、キャッシュメモ
リチップＩ＼のフ１トソクのロートは行なわずに主記憶
Ｉ＼の書込みのみを行なう、これは、−１〜・ツブ選択
フリ・ソプフＩ７・ツブ０の出）Ｊが値”　］　”をも
つキャッシュメモリー１−・ツブの制御回路７が行なう
。

以上本発明の実施例について説明したが木説明により明
らかなように本発明の＝１−旨はセットアソシアティブ
方式のワンチ・ツブＡヤッシュメモリで、１個のデツプ
内にディしり１・りとデータメモリを内蔵し、ブロック
のリプドースを行なうべきチップであることを（ａ−持
するため各セ・ソ）・毎に１ビツトのエン１へりを持ち
ワンチップ＝Ｙヤッシュメモリへのアクセス毎に読み出
されるチップセレクトテーブル、チップ内でアクセス要
求のあったプロ・ツクが存在することを通知するととも
に他チップに−２２。

おりる′！１該アクセス要求のあったフロ・ツタの存在
の検出を行ろ・っための一致検出端子、チ・ノプセしり
１−〇）（：」号を他のチ・ツブがｔ、受Ｌ−ｊ収るた
めのシフ１インＧ−：’＞’　”：ｌＤ−丁、チ・ノフ
セレタトのｆ８弓をｅのデツプに通知するため前記チ・
ソプセ１．りＩ・チーフル／ｌ）”’Ｉ　＋：’ｌ“Ｃ
み出されたｆ的を印加するためのシフトアウ１−　ｆ、
Ｅづ端一１′、切間設定に際して当該チ・ツブにおける
前記チ・ソブセトクトテーフルの全エシトりに値”　Ｉ
　”を設定ずハ＼さて＋Ｐ）ることを指定するなめの１
１１囲チ・ノプセレク１端子、前記・致検出端子に接続
されＡＡ−・ソシュメモリのい１）′れグ）千ツブにお
いてら必°５ンイｉ：　７’　Ｄ・ツクか県いたされず
　あちたにフロ・ツクの割り当てか必要であることを検
出づ−るフ１コ・ツタ割り当て検出手段、前記フロ・ツ
ク割り当て検出手段かあＩユ、た右・ブロックの割り当
てが必要であることを検出したときに起動され、前記シ
フ１〜インク１！１了に印加されている値を１１ｉＩ記
チ・ソブセＬ７りトテーフルの指定されたセラｌ−４こ
対応するエンＩ−りにセット゛セるととらにさきに読み
出されている１）ｉｆ記チ・ソツブセトタトテーフルの
指定さノまたセ・・ノドに対応するエントリの（ｌｌ′
ｌが１の場合にはこのチップ内でフロ・ツクの割り当て
を起動するチ・ソアセレク１−制御手段、前記−１−・
シフ゛七「り１〜制御１段でブロックの割り当てが、［
Ｃ動さ）むノごときに、この−１−・ツブ内で新たに割
りｉてるＪ＼さフｌ−１・・Ｉり位置を決定し、この決
定にらとつきティレタ）・りを１１新するとともに、要
求のあ−Ｉｌコフ１７ツタのデータを主記憶から読み出
しχ・１応するＡＡ・・／シ、：１メモリの記憶位置に
ロー１〜する７１′Ｖ・ツクロート制御手段、および、
キャッシュメモリの初期設定に際して前記初期チ・・ｌ
プセレクｌ−ｊへ：°］；子に１１１′ｌ°°ドが設定
さねている場合には前記チ・ツブセレクトチーフルの全
エントリを値°“１゛にセ・・川・し値”　ｆ）　’“
が設定されている場合Ｇ目ｊ値°“０゛をセ・・／１・
・ｊ〜る…聞−１−・ソプセレク１〜設定手段をらっこ
とを１、冒１２とするワシ−１−・ツブキャッジコメモ
リを提１ｊ、する事、および、０１工記ワンチツプキヤ
・ソシュ、メモリを複数個用いたキャッシュメモリにお
いては、前記１ノシチ・ソアキャ・ソシュメモリの各チ
ップ°の内の／：二な一一一ノのチ・ツブ０】前記初期
チッ１セレンｌ−喘了に（ｌｌ′＋　”　Ｊ　”が印加
さヱ　・１ れ他には（ｉｌ′ｊ　”・０゛か印加され、０１ｆ記ワ
ンチ・ソプキャ・ソシュメモリの全チ・・Ｉブの−・致
検出端子は互いに１多！；１：され、Ｍｉｆ記ワンワン
ンツブキャ・ソシュメモリの芥チップのシフトアウ１一
端子は他のチ・ツブのシフ１〜イン端了に接続されるこ
とにより、全チ・ツブはリンク状に響続されており、チ
・ツブ間においてはファーストイシファーストアウトの
リプレースアルゴリスノ＼で、チ・ツブ内においてはチ
・ツブの備えるリフルース：アルゴリスムでフロ・ツク
のリプレースを行な−）ごとかＴ能なキヤ・フシ１メモ
リシステムを提供することにあり、本主旨に背かぬがき
りいくつかの実現／ノー法かあることは明らかであろう
、また、本実施例においては発明の主旨とは直接関係か
ないのでブロック割り当て検出手段、チ・ソブセトクト
制御手段、ブロックロー１・制御手段、：ｔｌフ期設定
手段等の具体的な実現方法の詳ｍｌな説明は省略したが
、たとえば　ブロック割り当て検出手段は、ティしりト
す１から出力される自チ・ツブ内での−・数構出信号、
一致検出端子ｐ　Ｓに印加される他のＡヤ□ツシ、ツメ
モリチップからの一致検出信号を用いて制御回路７に、
ｌ、り実［（Ｊ、される　他についても同様てあり、ま
′／：：制御回１１３７の１１体的な実現方法およびタ
イミシク′１゛ム【々めた動ｆＬ；／：：とえはメモリ
アクセスｊ弓１１；−了へ１（′、プ１］セ・ツリー°
ン゛クセス端子１″′Ｃ／＼の制御ｆ１ンリの印加、メ
モリう′−タｊ’：！＋ｉ了Ｍ　Ｄ、ブロセ・ツリーう
一一タｉ４ｆ　−ｉ’　ＩＩ）ノ＼の出力の印加、デー
タの受ｉｊ取りのためａ）ハスの／、！’　　ｌ・の制
御等に−）いてちｔｉＴｉｉ（ＩＩな説Ｉリロ：ｌ　；
Ｉ′ｌ’　ｌ”ｌ’！　＋−なか、これｊ゛、が従来知
られている技ｉ４．「て実現てきることは明らかであろ
う、玖な本実施例にお（・−〕るう−イ１．タトす］ら
キャ・ソシニ！、メモリでｆｕｌｌ・Ｉ−るマ・ソピシ
ク方式に応し７′Ｓ揚成かなされるでＪ’＋ノ・）同様
に本実施例σ）説明においでは初期化１７１埋について
も訂＋１（１１な説明は省略しているがこれＩ′、につ
いても実際にはアＦ　１．７．　ｌ、シスタ３のセ・・
ノドアドレス 御回路７内に専用のカウンタを設４−１、これに、しり
セラｌ−　Ｔ　Ｆレスを０かへ順次発牛さぜながらティ
しりｌ・りの全エシトりの：ＩＱ［効１ヒ、リアしース
メント回路６内のりブ１，ースメン１チーフル、チ・ツ
ブセｌ、りＩ・チーフル８の全エントリのｔＩＩ！ｌＩ
ｌ化等が１１なわれるであろう、 また本実施例においてはブロセ・ソゲかへの書込み要求
に際してキヤ・ソシ、：１メモリとともに主記憶にも書
込みを行なういわゆるライトスル一方式を想定］−てお
り、まｆＳ；１２込み要求に際してキヤ・ソリ−１，メ
モリに対応するブロックが存在しない場合にはこび）フ
ロ・ツタのキＡ・・ソシュメモリＩ＼の取り込みは行な
わない方式を想定しているが、本発明か必ずしムこの方
式に限定されないことは明Ｉ′１かてあろう、 また本実施例においては主記憶に一個０）プロセッサが
接ｂ１コされるシングルブロセ・ソ→ノーシステムを想
定しているが、各／Ｚか本発明に、Ｌるキャ・ソシュメ
モリを１曲えている複数のブロセ・・ノザからなるフル
ー１−プ冒セ・ソ゛リ−ジステムにおいては各ブロセ・
ソゲのキ六・・ｌシー７メモリと主記憶との間での内容
の一′１・父を確保するための考Ｊ４７ｊが当然必要と
なるか、このためσ）方式についても本発明の主旨とは
直接の関係かないので説明を省略しているかこれに関し
ても従来知られている種／ＺのＪ）式か適１１１てきろ
てあろう。

［発明の効用１ 以−Ｌ説明した。ｌニーＳに、本発明はへ一ヤ・ソシュ
ーメモリの性能を白土さり゛ることが゛（き、か−ノ複
数のＡヤ・ソシュメモリヂ・ツブを和みかわせて人容ｌ
♂−のキャッシュメモリをｉζ現てき、川には二Ｘヤ・
・ノシ、：Ｉメモリ全体としての鷺理速商を高める等の
９ＪＪ宋がある。

【図面の簡単な説明】

第１図は第１の発明の一実１＋ｆｉｊ例であるワンチッ
プキャ・ソシュメモリを；ｊ＜ず国、第２図は第２の発
明の一実施例であるＡヤ・ソシＴメモリシステムを示す
図である。 １　・ディレクトす、２・データメモリ、３　アドレス
しジスタ、・１・読み出しデータトジスタ、５・・書込
みケータ１．ジスタ、０・・・リプドースメン）〜回路
、７・・・制御回路、８・−１−ツツブセ１２りトチ−
プル、９・・・チップｊπ択フリ・ツブフロップ、［）
・・ブロセ・ソゲ、ＭＭ　・主記憶装置、ＭＣ・メモリ
アクセス端子、Ｍ　Ａ・・、メモリアドレス端子、Ｍｒ
、）−・メモリデータ端子、ｐ　（２７′ロセツザアク
セス端子、Ｆ’　Ａ・・プロセッサア１〜トス端子、Ｐ
　Ｄ・・・プロセッサデータ端子、Ｃ８・・・初期チッ
プセＬ・りＩ・端子、ＳＴ・・・シフ１〜イシ端子、Ｓ
Ｏ・・・シフトアウト［パ８・・−数構出端子。 −２　　！−）−

Claims (2)

【特許請求の範囲】
1. （１）１個のチップ内にディレクトリとデータメモリを
   内蔵するセットアソシアティブ方式のワンチップキャッ
   シュメモリにおいて、ブロックのリプレースを行なうべ
   きチップであることを保持するため各セット毎に１ビッ
   トのエントリを持ちワンチップキャッシュメモリへのア
   クセス毎に読み出されるチップセレクトテーブル、チッ
   プ内でアクセス要求のあったブロックが存在することを
   通知するとともに他チップにおける当該アクセス要求の
   あったブロックの存在の検出を行なうための一致検出端
   子、チップセレクトの信号を他のチップから受け取るた
   めのシフトイン信号端子、チップセレクトの信号を他の
   チップに通知するため前記チップセレクトテーブルから
   読み出された値を印加するためのシフトアウト信号端子
   、初期設定に際して当該チップにおける前記チップセレ
   クトテーブルの全エントリに値“１”を設定すべきであ
   ることを指定するための初期チップセレクト端子、およ
   び前記一致検出端子に接続されキャッシュメモリのいず
   れのチップにおいても必要なブロックが見いだされず、
   あらたにブロックの割り当てが必要であることを検出し
   、前記シフトイン端子に印加されている値を前記チップ
   セレクトテーブルの指定されたセットに対応するエント
   リにセットするとともにさきに読み出されている前記チ
   ップセレクトテーブルの指定されたセットに対応するエ
   ントリの値が１の場合にはこのチップ内でブロックの割
   り当てのためにこのチップ内で新たに割り当てるべきブ
   ロック位置を決定し、この決定にもとづきディレクトリ
   を更新するとともに、要求のあったブロックのデータを
   主記憶から読み出し対応するキャッシュメモリの記憶位
   置にロードするブロックロード制御、および、キャッシ
   ュメモリの初期設定に際しては前記初期チップセレクト
   端子に値“１”が設定されている場合には前記チップセ
   レクトテーブルの全エントリを値“１”にセットし値“
   ０”が設定されている場合には値“０”をセットする初
   期チップセレクト設定のための制御手段をもつことによ
   り、キャッシュメモリのチップ内においてはチップの備
   えるリプレースアルゴリズムに基づき、チップ間におい
   ては、ファーストインファーストアウトのリプレースア
   ルゴリズムでブロックのリプレースを行なうことを可能
   とした複数チップを用いて拡張可能なキャッシュメモリ
   を実現できることを特徴とするワンチップキャッシュメ
   モリ。
2. （２）前記ワンチップキャッシュメモリの複数個により
   構成され、プロセッサからのメモリアクセス要求制御信
   号線、アドレス線、データ線は各々すべての前記ワンチ
   ップキャッシュメモリの第一のアクセス制御信号端子、
   第一のアドレス信号端子、第一のデータ信号端子に接続
   され、前記すべてのワンチップキャッシュメモリの第二
   のアクセス制御信号端子、第二のアドレス信号端子、第
   二のデータ信号端子は、各々メモリアクセス要求制御信
   号線、アドレス線、データ線を介して主記憶に接続され
   、前記ワンチップキャッシュメモリの各チップの内のた
   だ一つのチップの前記初期チップセレクト端子に値“１
   ”が印加され他には値“０”が印加され、前記ワンチッ
   プキャッシュメモリの全チップの一致検出端子は互いに
   接続され、前記ワンチップキャッシュメモリの各チップ
   のシフトアウト端子は他のチップのシフトイン端子に接
   続されることにより、全チップはリング状に接続され、
   チップ間においてはファーストインファーストアウトの
   リプレースアルゴリズムでブロックのリプレースを行な
   うことを可能としたキャッシュメモリシステム。