JPS62133481A - 表示装置の制御装置 - Google Patents
表示装置の制御装置Info
- Publication number
- JPS62133481A JPS62133481A JP60274041A JP27404185A JPS62133481A JP S62133481 A JPS62133481 A JP S62133481A JP 60274041 A JP60274041 A JP 60274041A JP 27404185 A JP27404185 A JP 27404185A JP S62133481 A JPS62133481 A JP S62133481A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- signal
- processing unit
- video ram
- control unit
- Prior art date
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- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、表示装置の制御装置に関し、特にビデオRA
Mをリフレッシュして陰極線管(以下CRTという)
等のディスプレイに表示する際のビデオRA Mのアク
セスの改良に関するものである。
Mをリフレッシュして陰極線管(以下CRTという)
等のディスプレイに表示する際のビデオRA Mのアク
セスの改良に関するものである。
〈従来技術〉
第2図にビデオRAMをリフレッシュして表示する装置
の一般的なブロック図を示す。一般にCRT等のディス
プレイAに表示する場合はCRT制御部1からリフレッ
シュアドレス信号2が出力され、セレクタ3でアドレス
信号2が選択され、制御部1の9フレッシュアドレス信
号4が出力され、ビデオRAM5に供給され、その内容
がデータライン6に読みだされ、CRT信号変換器7に
供給され、ビデオ信号に変換される。
の一般的なブロック図を示す。一般にCRT等のディス
プレイAに表示する場合はCRT制御部1からリフレッ
シュアドレス信号2が出力され、セレクタ3でアドレス
信号2が選択され、制御部1の9フレッシュアドレス信
号4が出力され、ビデオRAM5に供給され、その内容
がデータライン6に読みだされ、CRT信号変換器7に
供給され、ビデオ信号に変換される。
一方、中央処理装置8がビデオRA M 5をアクセス
する時は、中央処理装置8がら必要なアドレス信号9を
出力し、セレクタ3でアドレス信号9が選択され、セレ
クタ3がら中央処理装置8のアドレスが出力され、ビデ
オRAM5に供給される。
する時は、中央処理装置8がら必要なアドレス信号9を
出力し、セレクタ3でアドレス信号9が選択され、セレ
クタ3がら中央処理装置8のアドレスが出力され、ビデ
オRAM5に供給される。
そして、その内容を中央処理装置8はバッファ10を通
して読み書きする。
して読み書きする。
なお、図中11は制御部1の発振器、12は中央処理装
置8からセレクタ3に出力される選択信号である。
置8からセレクタ3に出力される選択信号である。
しかし、上記構成では、制御部1がらのアドレスと、中
央処理装置8からのアドレスとを選択してビデオRA
M 5のアドレスに供給する必要があり、回路が複雑に
なる欠点があった。
央処理装置8からのアドレスとを選択してビデオRA
M 5のアドレスに供給する必要があり、回路が複雑に
なる欠点があった。
く 目 的 〉
そこで、本発明は、上記に鑑み、ビデオRAMをシリア
ルにアクセスしたり、低速でアクセスする場合に利用で
きる簡単な回路構成の表示装置の制御装置の提供を目的
としている。
ルにアクセスしたり、低速でアクセスする場合に利用で
きる簡単な回路構成の表示装置の制御装置の提供を目的
としている。
〈実施例〉
以下、本発明の一実施例を第1図に基づいて説明すると
、本発明に係る表示装置の制御装置は、表示内容を記録
するビデオRAMl5と、該ビデオRAM15にアドレ
ス信号16を出力するCRT制御部17と、該制御部1
7にクロック信号を発振する発振器18と、前記ビデオ
RAM15に書き換え信号19を出力する中央処理装置
20と、前記ビデオRAMl5のデータライン信号21
を変換してディスプレイAにビデオ信号を出力するCR
T信号変換器22と、前記中央処理装置20からのデー
タ信号の前記ビデオRAM15に書込時など必要なとき
にデータライン21を解放するバッファ23とを具え、
前記中央処理装置20は、前記制御部17にクロック信
号を出力する機能を有せしめられ、前記発振器18およ
び中央処理装置20のうちどちらか一方のクロック信号
を前記制御部17に出力する選択手段28が設けられて
いる。
、本発明に係る表示装置の制御装置は、表示内容を記録
するビデオRAMl5と、該ビデオRAM15にアドレ
ス信号16を出力するCRT制御部17と、該制御部1
7にクロック信号を発振する発振器18と、前記ビデオ
RAM15に書き換え信号19を出力する中央処理装置
20と、前記ビデオRAMl5のデータライン信号21
を変換してディスプレイAにビデオ信号を出力するCR
T信号変換器22と、前記中央処理装置20からのデー
タ信号の前記ビデオRAM15に書込時など必要なとき
にデータライン21を解放するバッファ23とを具え、
前記中央処理装置20は、前記制御部17にクロック信
号を出力する機能を有せしめられ、前記発振器18およ
び中央処理装置20のうちどちらか一方のクロック信号
を前記制御部17に出力する選択手段28が設けられて
いる。
前記中央処理装置20は、前記制御部17がら垂直同期
信号を入力する端子24と、AND回路25の入力端子
に接続される出力端子26と、前記選択手段28として
のOR回路の入力端に接続されるクロック出力端子27
とを有せしめられている。
信号を入力する端子24と、AND回路25の入力端子
に接続される出力端子26と、前記選択手段28として
のOR回路の入力端に接続されるクロック出力端子27
とを有せしめられている。
前記AND回路25は、前記発振器18からのクロック
信号と中央処理装置20の出力端子26からの信号とが
入力される。また、前記OR回路28は、AND回路2
5の出力端と、中央処理装置20の出力端27とが接続
され、その出力端子は制御部17に入力されている。
信号と中央処理装置20の出力端子26からの信号とが
入力される。また、前記OR回路28は、AND回路2
5の出力端と、中央処理装置20の出力端27とが接続
され、その出力端子は制御部17に入力されている。
上記構成において、CRT制御部17がビデオRAM1
5をアクセスしてディスプレイAに表示する場合は、中
央処理装置20の出力端子26から論理1が出力され、
また、出力端27から論理Oがそれぞれ出力されると、
発振器18のクロックが制御部17に供給される。この
ときビデオRAM15へは制御部17からのアドレス1
6が供給され、ビデオRAM15の内容がCRT信号変
換器22に供給され、ビデオ信号に変換される。
5をアクセスしてディスプレイAに表示する場合は、中
央処理装置20の出力端子26から論理1が出力され、
また、出力端27から論理Oがそれぞれ出力されると、
発振器18のクロックが制御部17に供給される。この
ときビデオRAM15へは制御部17からのアドレス1
6が供給され、ビデオRAM15の内容がCRT信号変
換器22に供給され、ビデオ信号に変換される。
一方、中央処理装置20がビデオRAM15をアクセス
するときは、中央処理装置20の出力端子26が論理0
となり、出力端子27からソフトウェアによりクロック
を供給する。そうすると、そのクロック信号に相応して
制御部17からは、アドレスが順に出力されるので、中
央処理装置20はバッファ23を通してビデオRAM1
5の内容を順に読み書きできる。
するときは、中央処理装置20の出力端子26が論理0
となり、出力端子27からソフトウェアによりクロック
を供給する。そうすると、そのクロック信号に相応して
制御部17からは、アドレスが順に出力されるので、中
央処理装置20はバッファ23を通してビデオRAM1
5の内容を順に読み書きできる。
なお、この制御装置において、中央処理装置20がビデ
オRAM15ヘアクセスする場合、あといくつクロック
を送ればCRTCのりフレッシュレジスタが目的とする
アドレスを指すか知るために、現在のCRTCのリフレ
ッシュレジスタの値を中央処理装置20が知る必要があ
る。そこで垂直同期信号入力端子24を見ていればその
立ち上がり、すなわち垂直同期の終了時にリフレッシュ
レジスタの値がゼロになるので、あといくっクロックを
送ればよいか中央処理装置20が計算できることになる
。
オRAM15ヘアクセスする場合、あといくつクロック
を送ればCRTCのりフレッシュレジスタが目的とする
アドレスを指すか知るために、現在のCRTCのリフレ
ッシュレジスタの値を中央処理装置20が知る必要があ
る。そこで垂直同期信号入力端子24を見ていればその
立ち上がり、すなわち垂直同期の終了時にリフレッシュ
レジスタの値がゼロになるので、あといくっクロックを
送ればよいか中央処理装置20が計算できることになる
。
なお、上記の構成では、ビデオRAMをランダムにアク
セスしたり高速にアクセスすることはできないが、ビデ
オRAMをシリアルにアクセスしたり、低速でよい場合
には、アドレスの選択が必要なくなり、回路が簡単にな
る。
セスしたり高速にアクセスすることはできないが、ビデ
オRAMをシリアルにアクセスしたり、低速でよい場合
には、アドレスの選択が必要なくなり、回路が簡単にな
る。
〈効果〉
以上の説明から明らかな通り、本発明は、表示内容を記
録するビデオRAMと、該ビデオRA Mにアドレス信
号を出力する制御部と、該制御部にクロック信号を発振
する発振器と、前記ビデオRAMに書き換え信号を出力
する中央処理装置とを具え、該中央処理装置は、前記制
御部にクロック信号を出力する機能を有せしめられ、前
記発振器および中央処理装置のうちどちらか一方のクロ
ック信号を前記制御部に出力する選択手段が設けられた
ことを特徴とする表示装置の制御装置に関するものであ
る。
録するビデオRAMと、該ビデオRA Mにアドレス信
号を出力する制御部と、該制御部にクロック信号を発振
する発振器と、前記ビデオRAMに書き換え信号を出力
する中央処理装置とを具え、該中央処理装置は、前記制
御部にクロック信号を出力する機能を有せしめられ、前
記発振器および中央処理装置のうちどちらか一方のクロ
ック信号を前記制御部に出力する選択手段が設けられた
ことを特徴とする表示装置の制御装置に関するものであ
る。
したがって、本発明によると、中央処理装置は、制御部
にクロック信号を出力する機能を有せしめられ、発振器
および中央処理装置のうちどちらか一方のクロック信号
を制御部に出力する選択手段か設けられているので、ビ
デオRAMをランダムにアクセスしたり高速にアクセス
することはできないが、ビデオRAMをシリアルにアク
セスしたり、低速でよい場合には、アドレスの選択が必
要なくなり、回路が簡単になるといった優れた効果があ
る。
にクロック信号を出力する機能を有せしめられ、発振器
および中央処理装置のうちどちらか一方のクロック信号
を制御部に出力する選択手段か設けられているので、ビ
デオRAMをランダムにアクセスしたり高速にアクセス
することはできないが、ビデオRAMをシリアルにアク
セスしたり、低速でよい場合には、アドレスの選択が必
要なくなり、回路が簡単になるといった優れた効果があ
る。
第1図は本発明の一実施例を示す表示装置の制御装置の
ブロック図、第2図は従来の表示装置の制御装置のブロ
ック図である。 A:ディスプレイ、15:ビデオRAM、17:制御部
、18:発振器、20:中央処理装置、22:CRT信
号変換器、23:バツ7ア、25:AND回路、28二
選択手段。
ブロック図、第2図は従来の表示装置の制御装置のブロ
ック図である。 A:ディスプレイ、15:ビデオRAM、17:制御部
、18:発振器、20:中央処理装置、22:CRT信
号変換器、23:バツ7ア、25:AND回路、28二
選択手段。
Claims (1)
- 表示内容を記録するビデオRAMと、該ビデオRAMに
アドレス信号を出力する制御部と、該制御部にクロツク
信号を発振する発振器と、前記ビデオRAMに書き換え
信号を出力する中央処理装置とを具え、該中央処理装置
は、前記制御部にクロツク信号を出力する機能を有せし
められ、前記発振器および中央処理装置のうちどちらか
一方のクロツク信号を前記制御部に出力する選択手段が
設けられたことを特徴とする表示装置の制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60274041A JPS62133481A (ja) | 1985-12-04 | 1985-12-04 | 表示装置の制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60274041A JPS62133481A (ja) | 1985-12-04 | 1985-12-04 | 表示装置の制御装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62133481A true JPS62133481A (ja) | 1987-06-16 |
Family
ID=17536139
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60274041A Pending JPS62133481A (ja) | 1985-12-04 | 1985-12-04 | 表示装置の制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62133481A (ja) |
-
1985
- 1985-12-04 JP JP60274041A patent/JPS62133481A/ja active Pending
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