JPS62133481A - 表示装置の制御装置 - Google Patents
表示装置の制御装置Info
- Publication number
- JPS62133481A JPS62133481A JP60274041A JP27404185A JPS62133481A JP S62133481 A JPS62133481 A JP S62133481A JP 60274041 A JP60274041 A JP 60274041A JP 27404185 A JP27404185 A JP 27404185A JP S62133481 A JPS62133481 A JP S62133481A
- Authority
- JP
- Japan
- Prior art keywords
- central processing
- signal
- processing unit
- video ram
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、表示装置の制御装置に関し、特にビデオＲＡ
Ｍをリフレッシュして陰極線管（以下ＣＲＴという）
等のディスプレイに表示する際のビデオＲＡ Ｍのアク
セスの改良に関するものである。
Ｍをリフレッシュして陰極線管（以下ＣＲＴという）
等のディスプレイに表示する際のビデオＲＡ Ｍのアク
セスの改良に関するものである。
〈従来技術〉
第２図にビデオＲＡＭをリフレッシュして表示する装置
の一般的なブロック図を示す。一般にＣＲＴ等のディス
プレイＡに表示する場合はＣＲＴ制御部１からリフレッ
シュアドレス信号２が出力され、セレクタ３でアドレス
信号２が選択され、制御部１の９フレッシュアドレス信
号４が出力され、ビデオＲＡＭ５に供給され、その内容
がデータライン６に読みだされ、ＣＲＴ信号変換器７に
供給され、ビデオ信号に変換される。
の一般的なブロック図を示す。一般にＣＲＴ等のディス
プレイＡに表示する場合はＣＲＴ制御部１からリフレッ
シュアドレス信号２が出力され、セレクタ３でアドレス
信号２が選択され、制御部１の９フレッシュアドレス信
号４が出力され、ビデオＲＡＭ５に供給され、その内容
がデータライン６に読みだされ、ＣＲＴ信号変換器７に
供給され、ビデオ信号に変換される。
一方、中央処理装置８がビデオＲＡ Ｍ ５をアクセス
する時は、中央処理装置８がら必要なアドレス信号９を
出力し、セレクタ３でアドレス信号９が選択され、セレ
クタ３がら中央処理装置８のアドレスが出力され、ビデ
オＲＡＭ５に供給される。
する時は、中央処理装置８がら必要なアドレス信号９を
出力し、セレクタ３でアドレス信号９が選択され、セレ
クタ３がら中央処理装置８のアドレスが出力され、ビデ
オＲＡＭ５に供給される。
そして、その内容を中央処理装置８はバッファ１０を通
して読み書きする。
して読み書きする。
なお、図中１１は制御部１の発振器、１２は中央処理装
置８からセレクタ３に出力される選択信号である。
置８からセレクタ３に出力される選択信号である。
しかし、上記構成では、制御部１がらのアドレスと、中
央処理装置８からのアドレスとを選択してビデオＲＡ
Ｍ ５のアドレスに供給する必要があり、回路が複雑に
なる欠点があった。
央処理装置８からのアドレスとを選択してビデオＲＡ
Ｍ ５のアドレスに供給する必要があり、回路が複雑に
なる欠点があった。
く 目 的 〉
そこで、本発明は、上記に鑑み、ビデオＲＡＭをシリア
ルにアクセスしたり、低速でアクセスする場合に利用で
きる簡単な回路構成の表示装置の制御装置の提供を目的
としている。
ルにアクセスしたり、低速でアクセスする場合に利用で
きる簡単な回路構成の表示装置の制御装置の提供を目的
としている。
〈実施例〉
以下、本発明の一実施例を第１図に基づいて説明すると
、本発明に係る表示装置の制御装置は、表示内容を記録
するビデオＲＡＭｌ５と、該ビデオＲＡＭ１５にアドレ
ス信号１６を出力するＣＲＴ制御部１７と、該制御部１
７にクロック信号を発振する発振器１８と、前記ビデオ
ＲＡＭ１５に書き換え信号１９を出力する中央処理装置
２０と、前記ビデオＲＡＭｌ５のデータライン信号２１
を変換してディスプレイＡにビデオ信号を出力するＣＲ
Ｔ信号変換器２２と、前記中央処理装置２０からのデー
タ信号の前記ビデオＲＡＭ１５に書込時など必要なとき
にデータライン２１を解放するバッファ２３とを具え、
前記中央処理装置２０は、前記制御部１７にクロック信
号を出力する機能を有せしめられ、前記発振器１８およ
び中央処理装置２０のうちどちらか一方のクロック信号
を前記制御部１７に出力する選択手段２８が設けられて
いる。
、本発明に係る表示装置の制御装置は、表示内容を記録
するビデオＲＡＭｌ５と、該ビデオＲＡＭ１５にアドレ
ス信号１６を出力するＣＲＴ制御部１７と、該制御部１
７にクロック信号を発振する発振器１８と、前記ビデオ
ＲＡＭ１５に書き換え信号１９を出力する中央処理装置
２０と、前記ビデオＲＡＭｌ５のデータライン信号２１
を変換してディスプレイＡにビデオ信号を出力するＣＲ
Ｔ信号変換器２２と、前記中央処理装置２０からのデー
タ信号の前記ビデオＲＡＭ１５に書込時など必要なとき
にデータライン２１を解放するバッファ２３とを具え、
前記中央処理装置２０は、前記制御部１７にクロック信
号を出力する機能を有せしめられ、前記発振器１８およ
び中央処理装置２０のうちどちらか一方のクロック信号
を前記制御部１７に出力する選択手段２８が設けられて
いる。
前記中央処理装置２０は、前記制御部１７がら垂直同期
信号を入力する端子２４と、ＡＮＤ回路２５の入力端子
に接続される出力端子２６と、前記選択手段２８として
のＯＲ回路の入力端に接続されるクロック出力端子２７
とを有せしめられている。
信号を入力する端子２４と、ＡＮＤ回路２５の入力端子
に接続される出力端子２６と、前記選択手段２８として
のＯＲ回路の入力端に接続されるクロック出力端子２７
とを有せしめられている。
前記ＡＮＤ回路２５は、前記発振器１８からのクロック
信号と中央処理装置２０の出力端子２６からの信号とが
入力される。また、前記ＯＲ回路２８は、ＡＮＤ回路２
５の出力端と、中央処理装置２０の出力端２７とが接続
され、その出力端子は制御部１７に入力されている。
信号と中央処理装置２０の出力端子２６からの信号とが
入力される。また、前記ＯＲ回路２８は、ＡＮＤ回路２
５の出力端と、中央処理装置２０の出力端２７とが接続
され、その出力端子は制御部１７に入力されている。
上記構成において、ＣＲＴ制御部１７がビデオＲＡＭ１
５をアクセスしてディスプレイＡに表示する場合は、中
央処理装置２０の出力端子２６から論理１が出力され、
また、出力端２７から論理Ｏがそれぞれ出力されると、
発振器１８のクロックが制御部１７に供給される。この
ときビデオＲＡＭ１５へは制御部１７からのアドレス１
６が供給され、ビデオＲＡＭ１５の内容がＣＲＴ信号変
換器２２に供給され、ビデオ信号に変換される。
５をアクセスしてディスプレイＡに表示する場合は、中
央処理装置２０の出力端子２６から論理１が出力され、
また、出力端２７から論理Ｏがそれぞれ出力されると、
発振器１８のクロックが制御部１７に供給される。この
ときビデオＲＡＭ１５へは制御部１７からのアドレス１
６が供給され、ビデオＲＡＭ１５の内容がＣＲＴ信号変
換器２２に供給され、ビデオ信号に変換される。
一方、中央処理装置２０がビデオＲＡＭ１５をアクセス
するときは、中央処理装置２０の出力端子２６が論理０
となり、出力端子２７からソフトウェアによりクロック
を供給する。そうすると、そのクロック信号に相応して
制御部１７からは、アドレスが順に出力されるので、中
央処理装置２０はバッファ２３を通してビデオＲＡＭ１
５の内容を順に読み書きできる。
するときは、中央処理装置２０の出力端子２６が論理０
となり、出力端子２７からソフトウェアによりクロック
を供給する。そうすると、そのクロック信号に相応して
制御部１７からは、アドレスが順に出力されるので、中
央処理装置２０はバッファ２３を通してビデオＲＡＭ１
５の内容を順に読み書きできる。
なお、この制御装置において、中央処理装置２０がビデ
オＲＡＭ１５ヘアクセスする場合、あといくつクロック
を送ればＣＲＴＣのりフレッシュレジスタが目的とする
アドレスを指すか知るために、現在のＣＲＴＣのリフレ
ッシュレジスタの値を中央処理装置２０が知る必要があ
る。そこで垂直同期信号入力端子２４を見ていればその
立ち上がり、すなわち垂直同期の終了時にリフレッシュ
レジスタの値がゼロになるので、あといくっクロックを
送ればよいか中央処理装置２０が計算できることになる
。
オＲＡＭ１５ヘアクセスする場合、あといくつクロック
を送ればＣＲＴＣのりフレッシュレジスタが目的とする
アドレスを指すか知るために、現在のＣＲＴＣのリフレ
ッシュレジスタの値を中央処理装置２０が知る必要があ
る。そこで垂直同期信号入力端子２４を見ていればその
立ち上がり、すなわち垂直同期の終了時にリフレッシュ
レジスタの値がゼロになるので、あといくっクロックを
送ればよいか中央処理装置２０が計算できることになる
。
なお、上記の構成では、ビデオＲＡＭをランダムにアク
セスしたり高速にアクセスすることはできないが、ビデ
オＲＡＭをシリアルにアクセスしたり、低速でよい場合
には、アドレスの選択が必要なくなり、回路が簡単にな
る。
セスしたり高速にアクセスすることはできないが、ビデ
オＲＡＭをシリアルにアクセスしたり、低速でよい場合
には、アドレスの選択が必要なくなり、回路が簡単にな
る。
〈効果〉
以上の説明から明らかな通り、本発明は、表示内容を記
録するビデオＲＡＭと、該ビデオＲＡ Ｍにアドレス信
号を出力する制御部と、該制御部にクロック信号を発振
する発振器と、前記ビデオＲＡＭに書き換え信号を出力
する中央処理装置とを具え、該中央処理装置は、前記制
御部にクロック信号を出力する機能を有せしめられ、前
記発振器および中央処理装置のうちどちらか一方のクロ
ック信号を前記制御部に出力する選択手段が設けられた
ことを特徴とする表示装置の制御装置に関するものであ
る。
録するビデオＲＡＭと、該ビデオＲＡ Ｍにアドレス信
号を出力する制御部と、該制御部にクロック信号を発振
する発振器と、前記ビデオＲＡＭに書き換え信号を出力
する中央処理装置とを具え、該中央処理装置は、前記制
御部にクロック信号を出力する機能を有せしめられ、前
記発振器および中央処理装置のうちどちらか一方のクロ
ック信号を前記制御部に出力する選択手段が設けられた
ことを特徴とする表示装置の制御装置に関するものであ
る。
したがって、本発明によると、中央処理装置は、制御部
にクロック信号を出力する機能を有せしめられ、発振器
および中央処理装置のうちどちらか一方のクロック信号
を制御部に出力する選択手段か設けられているので、ビ
デオＲＡＭをランダムにアクセスしたり高速にアクセス
することはできないが、ビデオＲＡＭをシリアルにアク
セスしたり、低速でよい場合には、アドレスの選択が必
要なくなり、回路が簡単になるといった優れた効果があ
る。
にクロック信号を出力する機能を有せしめられ、発振器
および中央処理装置のうちどちらか一方のクロック信号
を制御部に出力する選択手段か設けられているので、ビ
デオＲＡＭをランダムにアクセスしたり高速にアクセス
することはできないが、ビデオＲＡＭをシリアルにアク
セスしたり、低速でよい場合には、アドレスの選択が必
要なくなり、回路が簡単になるといった優れた効果があ
る。
第１図は本発明の一実施例を示す表示装置の制御装置の
ブロック図、第２図は従来の表示装置の制御装置のブロ
ック図である。 Ａ：ディスプレイ、１５：ビデオＲＡＭ、１７：制御部
、１８：発振器、２０：中央処理装置、２２：ＣＲＴ信
号変換器、２３：バツ７ア、２５：ＡＮＤ回路、２８二
選択手段。
ブロック図、第２図は従来の表示装置の制御装置のブロ
ック図である。 Ａ：ディスプレイ、１５：ビデオＲＡＭ、１７：制御部
、１８：発振器、２０：中央処理装置、２２：ＣＲＴ信
号変換器、２３：バツ７ア、２５：ＡＮＤ回路、２８二
選択手段。
Claims (1)
- 表示内容を記録するビデオＲＡＭと、該ビデオＲＡＭに
アドレス信号を出力する制御部と、該制御部にクロツク
信号を発振する発振器と、前記ビデオＲＡＭに書き換え
信号を出力する中央処理装置とを具え、該中央処理装置
は、前記制御部にクロツク信号を出力する機能を有せし
められ、前記発振器および中央処理装置のうちどちらか
一方のクロツク信号を前記制御部に出力する選択手段が
設けられたことを特徴とする表示装置の制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274041A JPS62133481A (ja) | 1985-12-04 | 1985-12-04 | 表示装置の制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60274041A JPS62133481A (ja) | 1985-12-04 | 1985-12-04 | 表示装置の制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62133481A true JPS62133481A (ja) | 1987-06-16 |
Family
ID=17536139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60274041A Pending JPS62133481A (ja) | 1985-12-04 | 1985-12-04 | 表示装置の制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62133481A (ja) |
-
1985
- 1985-12-04 JP JP60274041A patent/JPS62133481A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62133481A (ja) | 表示装置の制御装置 | |
| JPS59177594A (ja) | デイスプレイ・メモリ制御方式 | |
| JPS59191644A (ja) | 表示制御回路 | |
| JPH0610392Y2 (ja) | 表示制御回路 | |
| KR0148894B1 (ko) | 그래픽스 가속 시스템 | |
| KR950004217B1 (ko) | 브이지에이의 커서 처리 시스템 | |
| JPS6124665U (ja) | デイジタルストレ−ジオシロスコ−プ | |
| JPH0474797B2 (ja) | ||
| SU1569869A1 (ru) | Устройство дл отображени информации на экране электронно-лучевой трубки | |
| JPS6287984A (ja) | 画面メモリアクセス方式 | |
| JPS615283A (ja) | 画像表示方式 | |
| JPS58224382A (ja) | Ｃｒｔ表示用イメ−ジメモリのアクセス回路 | |
| JPS61198277A (ja) | 文字表示制御装置 | |
| JPS6198385A (ja) | 表示制御装置 | |
| JPS6221191A (ja) | 表示制御装置 | |
| JPS6321211B2 (ja) | ||
| JPS6050585A (ja) | 画面分割表示制御装置 | |
| JPS59151186A (ja) | 文字表示装置 | |
| JPS60165692A (ja) | 表示装置のデ−タシフト方式 | |
| JPS63143588A (ja) | 非同期書き込み読み出し装置 | |
| JPS62243043A (ja) | メモリ駆動回路 | |
| JPS61212891A (ja) | Ｃｒｔ表示装置のメモリ装置 | |
| JPS6198390A (ja) | 液晶駆動装置 | |
| JPS62100877A (ja) | メモリ装置 | |
| JPS6318393A (ja) | 画像処理装置 |