JPS62131579A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS62131579A JPS62131579A JP27284385A JP27284385A JPS62131579A JP S62131579 A JPS62131579 A JP S62131579A JP 27284385 A JP27284385 A JP 27284385A JP 27284385 A JP27284385 A JP 27284385A JP S62131579 A JPS62131579 A JP S62131579A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔座業上の利用分野〕
本発明は縦型電界効果トランジスタの製造方法に関し、
特に寄生トランジスタ効果、あるいは寄生サイリスタ効
果を抑制した縦型電界効果トランジスタの製造方法に関
する。
特に寄生トランジスタ効果、あるいは寄生サイリスタ効
果を抑制した縦型電界効果トランジスタの製造方法に関
する。
従来、嵯型電界効果トランジスタのベース１ｍ形成は、
例えば、Ｎ型半導体基板の表１ｍのベース形成部分以外
をマスク材で覆い、Ｐ型不純物をガス拡散あるいは結晶
軸に対しである角変ヲもつ之イオン注入によって基板に
尋人することによって行っていた。
例えば、Ｎ型半導体基板の表１ｍのベース形成部分以外
をマスク材で覆い、Ｐ型不純物をガス拡散あるいは結晶
軸に対しである角変ヲもつ之イオン注入によって基板に
尋人することによって行っていた。
上述した従来技術の縦型電界効果トランジスタの製造方
法では、ベースＦ−の上部で濃度が高く。
法では、ベースＦ−の上部で濃度が高く。
下部でＶ＃度が低くなり、ベースｆ−の抵抗が大きい之
め、スナップバック（第３図（ｍｌ−（ｃ）参照）ある
いはラッチアップ（第４図（ａｌ〜（Ｃ）参照）が起こ
ジやすく、こｎを抑制し工つとベースＩ−濃度金高くし
てやると！５図に破線で享すように、ベース層ピーク蹟
度が大きくなジ、しきい電圧が増大してしまうという欠
点があっ九（第６図参照）０〔問題点全解決するための
手段〕 本発明の縦型′―界効果トランジスタの製造方法は、半
導体基板の衣面仰１にベース層を形成し、該ベース層内
にソース領域を形成し、このソース領域と半導体基板と
の間の半得体基板表面上に絶峠模金介してゲート電慣ゲ
設け、半導体基板の裏面側にドレイン電極を設けるｆｖ
ｃ型籠界効果トランジスタの製造方法において、ベース
層？基板結晶軸に対して±１以内のチャネリングイオン
注入で形成する事を特徴とする。
め、スナップバック（第３図（ｍｌ−（ｃ）参照）ある
いはラッチアップ（第４図（ａｌ〜（Ｃ）参照）が起こ
ジやすく、こｎを抑制し工つとベースＩ−濃度金高くし
てやると！５図に破線で享すように、ベース層ピーク蹟
度が大きくなジ、しきい電圧が増大してしまうという欠
点があっ九（第６図参照）０〔問題点全解決するための
手段〕 本発明の縦型′―界効果トランジスタの製造方法は、半
導体基板の衣面仰１にベース層を形成し、該ベース層内
にソース領域を形成し、このソース領域と半導体基板と
の間の半得体基板表面上に絶峠模金介してゲート電慣ゲ
設け、半導体基板の裏面側にドレイン電極を設けるｆｖ
ｃ型籠界効果トランジスタの製造方法において、ベース
層？基板結晶軸に対して±１以内のチャネリングイオン
注入で形成する事を特徴とする。
次に本発明について凶ｔｍｉ ２参ｌもして説明する。
第１図（ａ）げ本発明の一笑鵬例を示す縦型電界効果ト
ランジスタの断面図、（ｂ）はＹ−Ｙ’にそった不純物
分布である。ベース１−２は基板結晶軸に対して±１以
内でチャネリングイオン注入して形成し、その後ソース
領域１を形成する０ベース！−の不純物＃度は同図（ｂ
）に示す工うに全体に高ｐ度であり、スナップパック等
の寄生効果が抑制さｎ１ＢＶＤ８１１ ｒＥｉ形は同
図（Ｃ）の工つなハードブレイクダウン波形となる。
ランジスタの断面図、（ｂ）はＹ−Ｙ’にそった不純物
分布である。ベース１−２は基板結晶軸に対して±１以
内でチャネリングイオン注入して形成し、その後ソース
領域１を形成する０ベース！−の不純物＃度は同図（ｂ
）に示す工うに全体に高ｐ度であり、スナップパック等
の寄生効果が抑制さｎ１ＢＶＤ８１１ ｒＥｉ形は同
図（Ｃ）の工つなハードブレイクダウン波形となる。
第２凶は本発明の他の実施例であり、動作時のオン抵抗
減のためにドレインに電界緩和層３とは反対４″ｔ４Ｌ
型の少数キャリア注入層９が設けらｎている。この実施
例に於てもベース層２の形成にチャンネリングイオン注
入金用いているため、ベース層２の抵抗が十分低く、Ｙ
−Ｙ’断面に示す寄生サイリスタはオンしに＜〈、ラッ
チアップが抑制されるため％ ＢｖＤ８１１波形は同図
（ｃ）に示す様にラッチアップ耐量の大きなブレイクダ
ウ／波形となる。
減のためにドレインに電界緩和層３とは反対４″ｔ４Ｌ
型の少数キャリア注入層９が設けらｎている。この実施
例に於てもベース層２の形成にチャンネリングイオン注
入金用いているため、ベース層２の抵抗が十分低く、Ｙ
−Ｙ’断面に示す寄生サイリスタはオンしに＜〈、ラッ
チアップが抑制されるため％ ＢｖＤ８１１波形は同図
（ｃ）に示す様にラッチアップ耐量の大きなブレイクダ
ウ／波形となる。
このように、イオン注入′ｆ！：基板結晶軸に対して±
１％以内で行うことにより、ベース層を体にわたって高
＃度の領域とすることが出来るチャンネリング効果が侍
らｎる。
１％以内で行うことにより、ベース層を体にわたって高
＃度の領域とすることが出来るチャンネリング効果が侍
らｎる。
以上説明した様に本発明は、縦型電界効果トランジスタ
のベース１曽形む又全チャネリングイオン圧入で行なう
事にニジ、ベース１−全体にわたって高濃度にできるた
め、ベース・ドレイン接曾何近まで高濃度の不純物を尋
人でき、ベース層ピーク濃度を高くしなくて良く、シき
い１圧の増大１ｋまねくことなくスナップバックあるい
はラッチアップ金抑制出来る効果がある。
のベース１曽形む又全チャネリングイオン圧入で行なう
事にニジ、ベース１−全体にわたって高濃度にできるた
め、ベース・ドレイン接曾何近まで高濃度の不純物を尋
人でき、ベース層ピーク濃度を高くしなくて良く、シき
い１圧の増大１ｋまねくことなくスナップバックあるい
はラッチアップ金抑制出来る効果がある。
第１図及び第２図（ω〜（ｃ）はそｎぞｎ本発明の一実
施例による縦型電界効果トランジスタの断面図、Ｙ−Ｙ
’にそった不純物分布図、耐圧波形図である。第３図及
び第４図（ａ）〜（ｃ） ｎそｎぞｎ従来の縦型電界効
果トランジスタの断面図、Ｙ−Ｙ’にそった不純物分布
図、耐圧波形図、第５図は本発明にＬる深さ方向の不純
物分布の睨明図、第６図はベースピーク濃度としきい値
電圧との関係を示す図である。 １・・・・・・ソース領域、２・・・・・・ベース層、
３・・・・・・ドレイン（゛電界緩和層）、４・・・・
・・ドレイン、５・・・・・・ドレイン電１執、６・・
・・・・ゲート電極、７・・・・・・ケート絶縁膜、８
・・・・・・ソース″ｌａ＠Ｌ、、９・・・・・・少数
キャリア圧入層。である。 １＋ｍ λ Ｍ ｆｆｌ 工 ｍ
＋５ ｆｌＮ
Ｎ栓
社
施例による縦型電界効果トランジスタの断面図、Ｙ−Ｙ
’にそった不純物分布図、耐圧波形図である。第３図及
び第４図（ａ）〜（ｃ） ｎそｎぞｎ従来の縦型電界効
果トランジスタの断面図、Ｙ−Ｙ’にそった不純物分布
図、耐圧波形図、第５図は本発明にＬる深さ方向の不純
物分布の睨明図、第６図はベースピーク濃度としきい値
電圧との関係を示す図である。 １・・・・・・ソース領域、２・・・・・・ベース層、
３・・・・・・ドレイン（゛電界緩和層）、４・・・・
・・ドレイン、５・・・・・・ドレイン電１執、６・・
・・・・ゲート電極、７・・・・・・ケート絶縁膜、８
・・・・・・ソース″ｌａ＠Ｌ、、９・・・・・・少数
キャリア圧入層。である。 １＋ｍ λ Ｍ ｆｆｌ 工 ｍ
＋５ ｆｌＮ
Ｎ栓
社
Claims (1)
- 半導体基板の表面側にベース層を形成し、該ベース層内
にソース領域を形成し、前記ソース領域と前記半導体表
面にソース及びゲートを有し、基板との間の半導体基板
表面上に絶縁膜を介してゲート電極を設け、半導体基板
の裏面側にドレイン電極を設ける縦型電界効果トランジ
スタの製造方法に於て、前記ベース層を基板結晶軸に対
して±１°以内のチャネリングイオン注入で形成する事
を特徴とする縦型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27284385A JPS62131579A (ja) | 1985-12-03 | 1985-12-03 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27284385A JPS62131579A (ja) | 1985-12-03 | 1985-12-03 | 縦型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131579A true JPS62131579A (ja) | 1987-06-13 |
Family
ID=17519546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27284385A Pending JPS62131579A (ja) | 1985-12-03 | 1985-12-03 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131579A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689239A1 (en) * | 1994-06-23 | 1995-12-27 | STMicroelectronics S.r.l. | Manufacturing process for MOS-technology power devices |
| JP2014049620A (ja) * | 2012-08-31 | 2014-03-17 | Denso Corp | 半導体装置の製造方法 |
-
1985
- 1985-12-03 JP JP27284385A patent/JPS62131579A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0689239A1 (en) * | 1994-06-23 | 1995-12-27 | STMicroelectronics S.r.l. | Manufacturing process for MOS-technology power devices |
| US5933733A (en) * | 1994-06-23 | 1999-08-03 | Sgs-Thomson Microelectronics, S.R.L. | Zero thermal budget manufacturing process for MOS-technology power devices |
| US6140679A (en) * | 1994-06-23 | 2000-10-31 | Sgs-Thomson Microelectronics S.R.L. | Zero thermal budget manufacturing process for MOS-technology power devices |
| JP2014049620A (ja) * | 2012-08-31 | 2014-03-17 | Denso Corp | 半導体装置の製造方法 |
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