JPS6213081A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPS6213081A JPS6213081A JP15299485A JP15299485A JPS6213081A JP S6213081 A JPS6213081 A JP S6213081A JP 15299485 A JP15299485 A JP 15299485A JP 15299485 A JP15299485 A JP 15299485A JP S6213081 A JPS6213081 A JP S6213081A
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- JP
- Japan
- Prior art keywords
- layer
- gate electrode
- electrode
- fet
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は電界効果トランジスタに関し、特には接合型
ＦＥＴやショットキ型ＦＥＴにおける高周波特性を改善
するだめの構造に関する。
ＦＥＴやショットキ型ＦＥＴにおける高周波特性を改善
するだめの構造に関する。
〈従来の技術〉
第３図は従来から開発されているＧａＡｓ Ｆ Ｅ Ｔ
の構造を示す断面図で、半導体基板は、極めて高い抵抗
値をもつ半絶縁性ＧａＡｓ基板７上に、バッファ層６を
介してｎ型ＧａＡｓからなる活性層５がエピタキシャル
成長によって形成されている。上記積層された半導体基
板は適宜不純物がイオン注入等によって導入された後、
その表面に、ＦＥＴを形成するだめのソース電極１．ゲ
ート電極２及びドレイン電極３が形成されている。
の構造を示す断面図で、半導体基板は、極めて高い抵抗
値をもつ半絶縁性ＧａＡｓ基板７上に、バッファ層６を
介してｎ型ＧａＡｓからなる活性層５がエピタキシャル
成長によって形成されている。上記積層された半導体基
板は適宜不純物がイオン注入等によって導入された後、
その表面に、ＦＥＴを形成するだめのソース電極１．ゲ
ート電極２及びドレイン電極３が形成されている。
尚ＰＮ接合上或いはショットキ接合をなすゲート電極２
で被われた領域及びその周辺の活性層５は、ＧａＡｓの
誘電率を考慮して予めエツチングされ、ゲート電極２は
ソース電極１及びドレイン電極３に比べて窪んだ基板表
面に形成され、ゲート電極２で被われた基板領域に空乏
層４が形成される。
で被われた領域及びその周辺の活性層５は、ＧａＡｓの
誘電率を考慮して予めエツチングされ、ゲート電極２は
ソース電極１及びドレイン電極３に比べて窪んだ基板表
面に形成され、ゲート電極２で被われた基板領域に空乏
層４が形成される。
処で上述のような接合型ＦＥＴやショットキ型ＦＥＴに
おいて、優れた高周波特性を得るためにはトランスコン
ダクタンスＧｍを太きくシ、ケート容量Ｃｇｓを小さく
することが必要であり、一般にＧｍ／Ｃｇｓが大きい程
ＦＥＴの高周波特性が良いといえる。
おいて、優れた高周波特性を得るためにはトランスコン
ダクタンスＧｍを太きくシ、ケート容量Ｃｇｓを小さく
することが必要であり、一般にＧｍ／Ｃｇｓが大きい程
ＦＥＴの高周波特性が良いといえる。
上記トランスコンダクタンスＧｍは、ゲート電圧が微小
電圧ｄＶｇｓだけ変化した時ドレイン電流がｄＩＤｓだ
け変化するとした場合 Ｇｍ ＝ ｄＩｎｓ／ｄＶｇｓ 、 （
１）で与えられる。また上記ドレイン電流の変化ｄＩＤ
Ｓは単位チャネル長当りのチャネル電荷量の変化分ｄＱ
ｃとそのチャネルに沿っての速度Ｖの積で与えられ（２
）式で表わされる ｄＩｎ５＝ｖｄＱｃ （２＋一方ゲ
ート容量Ｃｇｓは、ゲート電圧がｄｉｇ ｓだけ変化し
た時チャネル全体の電界量の変化分をｄＱｃ ｔとする
と（３）式で与えられる。
電圧ｄＶｇｓだけ変化した時ドレイン電流がｄＩＤｓだ
け変化するとした場合 Ｇｍ ＝ ｄＩｎｓ／ｄＶｇｓ 、 （
１）で与えられる。また上記ドレイン電流の変化ｄＩＤ
Ｓは単位チャネル長当りのチャネル電荷量の変化分ｄＱ
ｃとそのチャネルに沿っての速度Ｖの積で与えられ（２
）式で表わされる ｄＩｎ５＝ｖｄＱｃ （２＋一方ゲ
ート容量Ｃｇｓは、ゲート電圧がｄｉｇ ｓだけ変化し
た時チャネル全体の電界量の変化分をｄＱｃ ｔとする
と（３）式で与えられる。
Ｃｇｓ＝ｄＱｃｔ／ｄＶｇｓ （３）上記第
３図のＦＥＴにおいて、空乏層４の横方向の拡がりをＸ
ｔｌゲート長をＬｇとすると実効的空乏層端の長さＬ
ｇｅは（４）式で近似できる。
３図のＦＥＴにおいて、空乏層４の横方向の拡がりをＸ
ｔｌゲート長をＬｇとすると実効的空乏層端の長さＬ
ｇｅは（４）式で近似できる。
Ｌｇｅ−＝Ｌｇ＋２ｘｚ （４１ゲー
ト電圧がｄＶｇｓだけ変化した時、空乏層端で変化する
電荷量ｄＱｃｔがＬｇｅにわたり均一になっているとす
れば（５）式が成立する。
ト電圧がｄＶｇｓだけ変化した時、空乏層端で変化する
電荷量ｄＱｃｔがＬｇｅにわたり均一になっているとす
れば（５）式が成立する。
ｄＱｃ＝ｄＱｃｔ／Ｌｇｅ ｆ５）結局上
記（１）〜（５）式より高周波特性に関係するＧｍ／Ｃ
ｇｓは（６）式のように表わすことができる。
記（１）〜（５）式より高周波特性に関係するＧｍ／Ｃ
ｇｓは（６）式のように表わすことができる。
Ｇｍ／Ｃｇｓ＝ｖ／（Ｌｇ＋２ｘｚ） （６）即ち
電子の速度Ｖとゲート長Ｌｇが与えられている時、上記
Ｇｍ／Ｃｇｓを大きくするためには空乏層の横方向の広
がりＸｔを小さくすることが必要である。
電子の速度Ｖとゲート長Ｌｇが与えられている時、上記
Ｇｍ／Ｃｇｓを大きくするためには空乏層の横方向の広
がりＸｔを小さくすることが必要である。
〈発明が解決しようとする問題点〉
第３図に示す従来のＥＦＴ構造では、はぼ平坦な半導体
基板表面の一部を被ってゲート電極２が形成されている
ため、空乏層の横方向の広がりＸｔが相当な大きさにな
ることは避けられず、高周波特性を改善するにも限界が
あった。
基板表面の一部を被ってゲート電極２が形成されている
ため、空乏層の横方向の広がりＸｔが相当な大きさにな
ることは避けられず、高周波特性を改善するにも限界が
あった。
〈問題点を解決するための手段〉
従来構造のＰＥＴがもつ欠点を除去し、ゲート電極下の
空乏層の横方向の広がりが大きくならない構造のＦＥＴ
である。即ちゲート電極で被われる領域の半導体基板を
残存させ、その周囲に位置するゲート拳ソース間及びゲ
ート・ドレイン間の半導体基板を厚さ方向に少なくとも
一部を除去し、ゲート電極下で半導体基板が突起した形
状に接合型又はショットキ型ＦＥＴを構成する。
空乏層の横方向の広がりが大きくならない構造のＦＥＴ
である。即ちゲート電極で被われる領域の半導体基板を
残存させ、その周囲に位置するゲート拳ソース間及びゲ
ート・ドレイン間の半導体基板を厚さ方向に少なくとも
一部を除去し、ゲート電極下で半導体基板が突起した形
状に接合型又はショットキ型ＦＥＴを構成する。
〈作 用〉
半導体の比誘電率が大きければゲート電極とチャネル間
の電束は半導体内に集中することになるから、空乏層が
伸びてその端がゲート・ソース間領域やゲート・ドレイ
ン間領域の活性層表面の位置と同程度になったとき、空
乏層端の長さＬｇｅはＬｇとほぼ同じとすることができ
、従来型のＦＥＴと比べてＧｍ／Ｃｇｓを大きくするこ
とができる。
の電束は半導体内に集中することになるから、空乏層が
伸びてその端がゲート・ソース間領域やゲート・ドレイ
ン間領域の活性層表面の位置と同程度になったとき、空
乏層端の長さＬｇｅはＬｇとほぼ同じとすることができ
、従来型のＦＥＴと比べてＧｍ／Ｃｇｓを大きくするこ
とができる。
空乏層端が活性層表面より下の位置になると横方向に空
乏層が拡がるがその大きさＸｔは従来型の場合より小さ
く抑えられる。
乏層が拡がるがその大きさＸｔは従来型の場合より小さ
く抑えられる。
〈実施例〉
第１図において、半絶縁性基板７をベースにしてバッフ
ァ層６及び所望の導電度を有する活性層５が順次エピタ
キシャル成長によって形成され、上記活性層５のソース
或いはドレインとなる領域には必要に応じて不純物がイ
オン注入等によって導入されている。活性層５のソース
領域及びドレイン領域の夫々の基板表面上には、夫々の
領域にオーミック接触するソース電極１或いはドレイン
電極３が形成されている。一方ソース電極１とドレイン
電極３に挾まれた基板表面にゲート電極１２が形成され
るが、該ゲート電極１２はほぼゲート電極の形状に突出
させたＧａＡｓ基板１４上に形成される。
ァ層６及び所望の導電度を有する活性層５が順次エピタ
キシャル成長によって形成され、上記活性層５のソース
或いはドレインとなる領域には必要に応じて不純物がイ
オン注入等によって導入されている。活性層５のソース
領域及びドレイン領域の夫々の基板表面上には、夫々の
領域にオーミック接触するソース電極１或いはドレイン
電極３が形成されている。一方ソース電極１とドレイン
電極３に挾まれた基板表面にゲート電極１２が形成され
るが、該ゲート電極１２はほぼゲート電極の形状に突出
させたＧａＡｓ基板１４上に形成される。
即ちバッファ層６上にエピタキシャル成長によって形成
された活性層５に対して、ソース電極１とゲート電極１
２の間、及びドレイン電極３とゲート電極１２の間に位
置する活性層をエツチングで除去し、ゲート電極１２の
形状とほぼ同じ形状に突出する基板領域１４を形成する
。該基板領域１４は空乏層をなす。該空乏層の底面はエ
ノチングされた活性層５の表面に達して横方向に広がる
が、ゲート電極面と活性層５表面との間には上記突出し
た基板領域１４が介在するため空乏層５の活性層５内へ
の拡がりは著しく抑えられる。
された活性層５に対して、ソース電極１とゲート電極１
２の間、及びドレイン電極３とゲート電極１２の間に位
置する活性層をエツチングで除去し、ゲート電極１２の
形状とほぼ同じ形状に突出する基板領域１４を形成する
。該基板領域１４は空乏層をなす。該空乏層の底面はエ
ノチングされた活性層５の表面に達して横方向に広がる
が、ゲート電極面と活性層５表面との間には上記突出し
た基板領域１４が介在するため空乏層５の活性層５内へ
の拡がりは著しく抑えられる。
従って上記構造のＦＥＴではＧｍ／Ｃｇｓを大きくする
ことができ、高周波特性が改善される。
ことができ、高周波特性が改善される。
ゲート電極下の突出した空乏層を呈する基板領域１４は
、上記実施例の如く端面を垂直状に形成するだけではな
く、第２図に示す如く、ゲート電極１２から遠ざかるに
つれて断面積が減少するように傾斜させて実施すること
もできる。端面を傾斜させて細くすることにより、ゲー
ト長Ｌｇはより小さくすることができＧｍ／ＣｇｓＯ値
をより大きくすることができ、高周波特性は一層改善さ
れる○ 上記実施例はショットキ構造のＧａＡｓＦＥＴを挙げて
説明したが、ゲート電極下にＰＮ接合を形成した接合型
ＦＥＴでも同様に適用することがで〈効 果〉 以上本発明によれば、ゲート電極下の空乏層を突出させ
た形状にＦＥＴを構成することにより、簡単な構成で高
周波特性を改善することができ、■−Ｖ族化合物半導体
の特性向上を図ることができる。
、上記実施例の如く端面を垂直状に形成するだけではな
く、第２図に示す如く、ゲート電極１２から遠ざかるに
つれて断面積が減少するように傾斜させて実施すること
もできる。端面を傾斜させて細くすることにより、ゲー
ト長Ｌｇはより小さくすることができＧｍ／ＣｇｓＯ値
をより大きくすることができ、高周波特性は一層改善さ
れる○ 上記実施例はショットキ構造のＧａＡｓＦＥＴを挙げて
説明したが、ゲート電極下にＰＮ接合を形成した接合型
ＦＥＴでも同様に適用することがで〈効 果〉 以上本発明によれば、ゲート電極下の空乏層を突出させ
た形状にＦＥＴを構成することにより、簡単な構成で高
周波特性を改善することができ、■−Ｖ族化合物半導体
の特性向上を図ることができる。
第１図は本発明による一実施例を示す半導体基板断面図
、第２図は本発明による他の実施例を示す半導体基板断
面図、第３図は従来の半導体基板断面図である。 ｌ：ソース電極 ３ニドレイン電極 ５：活性層 ６：
バッファ層 ７：半絶縁層 Ｉ２：ゲート電極 １４；
空乏層 代理人 弁理士 福 士 愛 彦（他２名）−−（１′
１ ｋ
、第２図は本発明による他の実施例を示す半導体基板断
面図、第３図は従来の半導体基板断面図である。 ｌ：ソース電極 ３ニドレイン電極 ５：活性層 ６：
バッファ層 ７：半絶縁層 Ｉ２：ゲート電極 １４；
空乏層 代理人 弁理士 福 士 愛 彦（他２名）−−（１′
１ ｋ
Claims (1)
- 【特許請求の範囲】 １）半導体基板に接合型ＦＥＴ又はショットキ型ＦＥＴ
を形成するためのゲート電極、ソース電極及びドレイン
電極を半導体基板上に備えてなる電界効果トランジスタ
において、 ゲート電極で被われた半導体基板領域を残して、ゲート
電極とソース電極間、及びゲート電極とドレイン電極間
に位置する半導体基板を厚さ方向に除去してなることを
特徴とする電界効果トランジスタ。 ２）前記ゲート電極で被われた残存する半導体基板領域
は、端面が傾斜面に形成されていることを特徴とする請
求の範囲第１項記載の電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15299485A JPS6213081A (ja) | 1985-07-10 | 1985-07-10 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15299485A JPS6213081A (ja) | 1985-07-10 | 1985-07-10 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6213081A true JPS6213081A (ja) | 1987-01-21 |
Family
ID=15552630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15299485A Pending JPS6213081A (ja) | 1985-07-10 | 1985-07-10 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213081A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JPH05175241A (ja) * | 1991-12-24 | 1993-07-13 | Nec Corp | 電界効果トランジスタ |
-
1985
- 1985-07-10 JP JP15299485A patent/JPS6213081A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5139968A (en) * | 1989-03-03 | 1992-08-18 | Mitsubishi Denki Kabushiki Kaisha | Method of producing a t-shaped gate electrode |
| JPH05175241A (ja) * | 1991-12-24 | 1993-07-13 | Nec Corp | 電界効果トランジスタ |
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