JPS6213080A - ヘテロ接合を有する半導体装置 - Google Patents

ヘテロ接合を有する半導体装置

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Publication number
JPS6213080A
JPS6213080A JP15287785A JP15287785A JPS6213080A JP S6213080 A JPS6213080 A JP S6213080A JP 15287785 A JP15287785 A JP 15287785A JP 15287785 A JP15287785 A JP 15287785A JP S6213080 A JPS6213080 A JP S6213080A
Authority
JP
Japan
Prior art keywords
layer
junction
gaas
algaas
doped
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Pending
Application number
JP15287785A
Other languages
English (en)
Inventor
Masahiko Takigawa
正彦 滝川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
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Publication of JPS6213080A publication Critical patent/JPS6213080A/ja
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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/778Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 アルミニウムガリウム砒素(AlGaAs)/ガリウム
砒素(GaAs)ヘテロ接合のΔlGaAs層にのみ選
択的にドープする際、接合界面にはGaAs層への拡散
の少ない珪素(Si)を、接合界面より離れたところに
はドナ準位の浅い■族元素をドープすることにより、接
合界面のGaAs層のキャリアの移動度を減少させない
で、この接合を用いた電界効果トランジスタ(FIT)
の、低温履歴によるしきい値電圧Vいのバラツキを抑止
する。
〔産業上の利用分野〕
本発明はAlGaAs / GaAsヘテロ接合を有す
る半導体装置に係り、AlGaAs層に選択的にドープ
する選択ドープヘテロ接合構造に関する。
近年、システムの高速化の要請により、混晶を用いた、
例えば^lGaAs /GaAsヘテロ接合を有するデ
バイスが実用化されるようになってきた。
高移動度FET (HRMT)はその例で、ヘテロ接合
のAlGaAs層は電子供給層でドナ不純物がドープさ
れる。GaAs層はアンドープのものを用い、A lG
aAs層より電子の供給を受け、接合界面に2次元電子
ガス層(2DEC)を形成し、この層、内の高移動度を
有する電子が動作にあずかる。
この場合、AlGaAs層へのドープにより、GaAs
層ヘドナ不純物が拡散して移動度が劣化し、あるいはデ
バイスの低温冷却時の履歴によるしきい値電圧Vいのバ
ラツキを生ずるため、改善が要望されている。
〔従来の技術〕
第2図(1)、(2)は従来のAlGaAs / Ga
As選択ドープヘテロ接合の構造を示すエネルギ図であ
る。
従来のAlGaAs / GaAs選択ドープヘテロ接
合構造ではAlGaAs層のドーパントは同一ウェハで
は1種類であった。
図において、縦軸は電子に対するエネルギ、横軸は距離
、EFは擬フエルミ準位(imref) 、CBは伝導
帯の下端、DLはドナ準位で、EFより上にあるものは
電離している。
第2図(1)はAlGaAs層にSiをドープした場合
の図である。
Siは接合界面での拡散は少ないが、ドナ準位は深い(
AIAs混晶比が0.3のAlGaAsに対して伝導帯
の下端より120meν)ためキャリア濃度X、が少な
い。
また擬フエルミ準位をドナ準位が過るため、低温冷却時
の履歴によりしきい値電圧Vthにバラツキを生ずる欠
点があった。
この理由はつぎの通りである。
接合に印加するバイアス値が異なると、ドナ準位が擬フ
エルミ準位と交わる位置が異なるため、AlGaAs中
でイオン化しているドナ準位の総数が異なる。電気的中
性の要請よりこの数と同数の電子(キャリア濃度NS 
)かヘテロ接合界面のGaAs層に生じた2DEG層に
誘起される。
従って、キャリア濃度N3の変動によりしきい値電圧V
いにバラツキを生ずる。
特に低温時には、ドナ準位に電子を捕獲するときに障壁
を生ずるため、1度イオン化した電子はもとのドナ準位
に戻り難いために、バイアスの変動や、光の照射等の履
歴により、しきい値電圧Vいにバラツキを生ずる。
第2図(2)はΔ1GaAsJ!に■族元素をドープし
た場合の図である。
■族元素として例えばセレン(Se)、硫黄(S)を用
いる。
この場合はドナ準位は浅い(AIAs混晶比が0.3の
AlGaAsに対して伝導帯の下端より60meV)た
めキャリア濃度N、は大きいが、接合界面でドーパント
がGaAsJWへ拡散する欠点があった。
〔発明が解決しようとする問題点〕
従来の1種類のドーパントを用いた^1GaAs層のA
 lGaAs / GaAs選択ドープヘテロ接合構造
では、ドナ準位の深い元素を用いると、キャリア濃度N
3は小さく、かつ低温冷却時の履歴によりしきい値電圧
Vthにバラツキを生ずる。
反対にドナ準位の浅い元素を用いると、上記の欠点は少
ないが、接合界面でドーパントが拡散する欠点があった
〔問題点を解決するための手段〕
上記問題点の解決は、AlGaAs / GaAsヘテ
ロ接合のAlGaAs層に対し、接合界面の近傍部分に
Siを、接合界面より離れた部分に■族元素をドープし
てなることを特徴とするヘテロ接合を有する半導体装置
により達成される。
〔作用〕
本発明によるAlGaAs/GaAs選択ドープヘテロ
接合の構造では、接合界面のAlGaAsはStをドー
プしているため、GaAs側へのドーパントのだれは少
ない。また中央部ではドナ準位の浅い■族をドープして
いるため、ドナ準位が擬フエルミ準位より下にこない特
徴をもっている。
このような構造では、アンドープGaAsへの拡散が少
ないため、キャリアの移動度の劣化がなく、また従来例
で説明した低温冷却時の履歴によるしきい値電圧Vth
にバラツキの小さいものが得られる。
〔実施例〕
第1図は本発明のA lGaAs / GaAs選択ド
ープヘテロ接合の構造を示すエネルギ図である。
本発明のA lGaAs / GaAs選択ドープヘテ
ロ接合構造ではAlGaAs層のドーパントは2種類用
い、ヘテロ接合界面近傍ではSi、ヘテロ接合より離れ
たところでは■族のSeを用いる。
図において、縦軸は電子に対するエネルギ、横軸は距離
、EFは1疑フ工ルミ準位、CBは伝導帯の下端、DL
IはSiの、DI、2はSeのドナ準位で、いずれもE
Fより上にあり、電離している。
図より分かるように、ドナ準位DLI 、DL2は擬フ
エルミ準位E、を過らないため、低温冷却時の履歴によ
るしきい値電圧Vthのバラツキが小さい。
本発明を実現するには、例えば有機金属化学気相成長(
MOCVD)法において、ドーパントの系統を2本設け
る。硫化水素(H2S)、あるいはセレン化水素(Hz
Se)の系統と、モノシラン(S i HJの系統を設
け、AlGaAs層の成長初期にはSiH4を、途中か
ら++ZS、あるいはHo5eに切り換えるだけでよい
第3図は本発明による7EMTの構造を示す断面図であ
る。
図において、1は半絶縁性GaAs (SI−GaAs
)基板で、この上にアンドープGaAs層2、電子供給
層としてn型AIGaAs(n−AIGaAs)層3を
成長する。
n−AlGaAs層3は本発明を適用し、アンドープG
aAs層2との界面(接合界面)近傍ばSiを、離れた
ところではSeをドープする。
2DECは2次元電子ガス層を示す。
4はゲート電極でアルミニウム(AI)lt!、 5は
ソース電極で金ゲルマニウム/金(AuGe/Au)層
、6はドレイン電極でAuGe/Au層である。
〔発明の効果〕
以上詳細に説明したように本発明によれば、接合界面で
のドーパントのだれがなく、ドナ準位が擬フエルミ準位
を過らない選択ドープヘテロ接合構造を実現できるので
、移動度の劣化がなく、かつ低温冷却時の履歴によりし
きい値電圧νいのバラツキが小さいヘテロ接合を有する
半導体装置が得られる。
【図面の簡単な説明】
第1図は本発明のAlGaAs/GaAs選択ドープヘ
テロ接合の構造を示すエネルギ図、 第2図(1)、(2)は従来のA lGaAs / G
aAs選択ドープヘテロ接合の構造を示すエネルギ図、 第3図は本発明によるfEMTの構造を示す断面図であ
る。 図において、 EFは擬フエルミ準位、 CBは伝導帯の下端、 DLI はSiのドナ準位、 DL2はSeのドナ準位、 20EGは2次元電子ガス層、 1は5r−GaAs基板、 2はアンドープcaAsJW1 3は電子供給層でn−へlGaAs層、4はゲート電極
でA1層、 5はソース電極でAuGe/Au層、

Claims (1)

    【特許請求の範囲】
  1. アルミニウムガリウム砒素(AlGaAs)/ガリウム
    砒素(GaAs)ヘテロ接合のアルミニウムガリウム砒
    素層に対し、接合界面の近傍部分に珪素(Si)を、接
    合界面より離れた部分にVI族元素をドープしてなること
    を特徴とするヘテロ接合を有する半導体装置。
JP15287785A 1985-07-11 1985-07-11 ヘテロ接合を有する半導体装置 Pending JPS6213080A (ja)

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JP15287785A JPS6213080A (ja) 1985-07-11 1985-07-11 ヘテロ接合を有する半導体装置

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JP15287785A JPS6213080A (ja) 1985-07-11 1985-07-11 ヘテロ接合を有する半導体装置

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JP15287785A Pending JPS6213080A (ja) 1985-07-11 1985-07-11 ヘテロ接合を有する半導体装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9830898B2 (en) 2011-01-31 2017-11-28 Bae Systems Plc Mounting arrangements

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119768A (ja) * 1982-12-24 1984-07-11 Fujitsu Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119768A (ja) * 1982-12-24 1984-07-11 Fujitsu Ltd 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9830898B2 (en) 2011-01-31 2017-11-28 Bae Systems Plc Mounting arrangements

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