JPS6212993A - メモリのリフレツシユ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、リフレッシュを必要とするダイナミックメモ
リ素子（以下ＤＲＡＭと略す）のためのりフレッシエ方
式に関する。

〔発明の背景〕

従来の装置は、産報出版株式会社発行［電子科学シリー
ズＪ　（１９７４、１２、５）　　’ＭＯ８−ＬＳＩと
その応用′に記されている様に、ＤＲＡＭのリフレッシ
ュ制御については考えられているが、リフレッシュアド
レスに障害が発生した場合のりカバリ−については考慮
されていなかった。このため、一度リフレッシュ時にア
ドレスのパリティエラーを検出すると、ＥＣＣ等による
読出しデータエラーのりカバリ一手段を持っていても、
リフレッシュアドレスパリティエラーによりリフレッシ
ュされなかったアドレスはデータ多重ビット誤りとなり
、これを読出した時にＥＣＣ等により誤って訂正可能誤
りと判断され、誤訂正され処理が続ゆられることをさけ
るため、システム停止とか、チェックストップとかの重
大な障害として処理し、以後の処。

理を続けることができなかった。

〔発明の目的〕

本発明の目的は、リフレッシュを必要とするＤ　Ｂ、Ａ
Ｍにおいて、そのリフレッシュアドレスに一時的な障害
が発生した場合に、リフレッシュのりトライを行ない、
リフレッシュされなかった事によるＤＨ，ＡＭのデータ
破壊を防止することである。

〔発明の概要、〕

現在ムく使われているＤＲＡＭのリフレッシュは、リフ
レッシュ周Ｍ２ｍｚ１　リフレッシュサイクル数１２８
行、又は周期４ｍｚ、　　ＩＪフレッシュサイクル数２
５６行で、リフレッシュサイクルタイムは４００ｒＬＪ
Ｐ程度のものが多い。しかし、一般的にこのリフレッシ
−周期を超えてＩＩフレッシュされなかったとしても、
ＤＲＡＭに記憶しているデータが直ちに失なわれてしま
うことはなく、かなりのマージンがあることは良く知ら
れている。又、上記のリフレッシュ周期内に２回以上の
リフレッシュを行なっても何ら支障はない。

以上により、本発明では、リフレッシュ中にインタミツ
テントなアドレスパリティエラーカへ発生した場合、全
リフレッシュアドレスに亘って再リフレッシ−する。こ
うすれば、実質的にリフレッシュが落ちたことにはなら
ず、リフレッシュアドレスパリティエラーによるリフレ
ッシュ落ちは解消され、データも保証されるため１、以
後、処理を正常に続行できる。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。

１０１はメモリ基板で、これはある大きさのプリント基
板に実装されたＤＲＡＭ群とその周辺回路より構成され
、一般にはこれが複数枚使用されて、主記憶装置（以下
ＭＳと略す）を構成している。１２５は本情報処理装置
のＭＳへの読出し、書込みを要求するメモリリクエスト
であり、１２１はそのアクセスアドレスである。メモリ
リクエスト１２５はプライオリティ回１１＠１０７に入
っている。プライオリティ回路１０７の他の入力はりフ
レッシェ要求１３８である。プライオリティ回路１０７
はメモリリクエスト１２５とリフレッシュ要求１５８が
競合した場合には、一般的にはリフレッシュ要求１５８
を優先して受付ける。

プライオリティ回路１０７にて受付けられたリクエスト
は線１２Ｂにより制御回＠１Ｏａに入る。制御回路１０
８ｆ７）１つの出力１５１はメモリ基板１０１に接続さ
れ、流出し、書込み、リフレッシュの制御を行なう。他
の出力１５０はセレクタ１０５に接続されている。セレ
クタ１０５の片方の入力はアクセスアドレス１２１であ
り、他方の入力はりフレッシェアドレス１２５であり、
これはプライオリティ回路１０７を通過したリクエスト
が線１５１１１にて示され、セレクタ１０５にて選択さ
れ、メモリ基板１０１へ供給されるアドレス信号１２２
となる。

以下、第１図にて、通常のりフレッシェ動作を説明する
。

１２６は本装置のタイミング発生部と接続されている一
定周期で発せられるクロックであり、ラッチ１０６をセ
ットする。ラッチ１０６の出力１２７は通常のりフレソ
シェ要求であり、０几ゲート１１４を介してり７レツシ
エ要求１５８となり、プライオリティ回路１０７へ入力
される。プライオリティ回路１０７でリフレッシュ要求
１５８が受付けられると、制御回路１０８の出力により
、セレクタ１０５・にてリフレッシュアドレスカウンタ
１０４の出力であるリフレッシュアドレス１２５が選択
され、メモリ基板１０１へ供給される。又、制御回路１
０８の出力１３１により、メモリ基板１０１はリフレッ
シュの制御をされ、ＤＲＡＭ素子のりフレッシュが行な
われる。

リフレッシュアドレスカウンタ１０４の出力は・、＋１
回路１０５にも入力されている。リフレッシ−が終了す
ると、制御回路１０８は線１５２により、＋１回路１０
５の出力１２４をリフレッシュアドレスカウンタ１０４
にセットすることを指示する。

これによりリフレッシュアドレスカウンタ１０４は次の
リフレッシュアドレスを示す。

次に本発明の要点であるリフレッシュアドレスにパリテ
ィエラーが検出された場合のりフレッシュリトライにつ
いて第１図により示す。

第１図において１０９　、１１０はパリティチェッカで
ある。パリティチェッカ１０９はりフレッノ　　　　：
ユアドレスカウンメ１０４の出力をパリティチェックし
、パリティチェッカ１１０はメモリ基板１０１内にてア
ドレス信号１２２のパリティチェックを行なう。なお、
本チェッカの設置位置は本発明を拘束するものでは無く
、その他の場合でも何ら支障は無い。

パリティチェッカ１０９　、１１０の出力１５５，１５
４はＯＲゲート１１１に入力されており、その出力１３
５はＡＮＤゲート１１５に入力されている。ＡＮＤゲー
ト１１５の他の入力は制御回路１０８の出力１５６であ
る。出力１５６はリフレッシュステージの終りで出力さ
れるパルスである。

出力１５６が′１°となった時に、リフレッシュアドレ
スにパリティエラーが発生していると、信号１５５も°
１”となっており、ＡＮＤゲート１１５にてＡＮＤがと
られ、信号１５７が°１°となる。

信号１５７はリフレッシュアドレスカウンタ１０４とラ
ッチ１１２に接続されている。信号１５７が°１゛とな
ると、リフレッシュアドレスカウンタはアドレス０にリ
セットされ、ラッチ１１２は、ｊ１＋にセットされる。

ラッチ１１２の出力１５９はオアゲート１１４を介して
プライオリティ回路１０７へ入力されている。ラッチ１
１２のリセットは＋１回路１０５にて、最上位ビットよ
りのキャリイ１５Ｂにて行なわれる。

以上によりリフレッシュアドレスにてパリティエラーが
検出されると、ラッチ１１２がセットされ、プライオリ
ティ回路１０７にリトライリフレッシェリクエストが入
力され続け、これは、プライオリティ回路１０７にてＭ
Ｓへメモリリクエスト１２５よりも優先するので、毎プ
ライオリティサイクル毎にリフレッシェリクエストが選
択され、制御回路１０８に入力されリフレッシシ動作が
行なわれる。一方、リフレッシュアドレスカウンタは、
−担、信号１５７によりリセットされた後、毎リフレッ
シェサイクル毎に＋１され、全アドレスのりフレッシユ
が終了するとリキャリイ１５８が発生し、ラッチ１１２
をリセットし、リトライリフレッシエが終了する。

リトライリフレッシ＝−に要する時間は、例えは１回の
リフレッシュサイクルタイムが４００１とすれば、２５
６行であっても４００ルＪＰＺ行Ｘ２５６行：　１０２
．４μＩキ０．１ｍＪＰであり、リトライリフレッシエ
では最悪０．１７ＦＬｊ程リフレツシ工間隔が長くなる
。この対策としては、通常のりフレッシェサイクルを２
ｍｇ−０，１ｍ５＝１．９ｍｇ、又は、４ｍ１−０．１
ｍｇｗ４９ｍｌに設定しておくことも良い。

しかし、一般的にはりフレッシェサイクルが０．１ｍｇ
長くなっても実際上は問題ないので、通常のりフレッシ
ェサイクルを２ｍｇ、４ｍｇに設定しておいても良い。

〔発明の効果〕

本発明によれば、ＤＲＡＭのリフレッシュ時に発生した
りフレッシェアドレスのパリティエラーに対してもリフ
レッシュのりトライが可能なので、インタミツテントな
りフレッシェアドレスのパリティエラーに対しては、従
来技術の如く重大な障害として処理を止める必要がなく
、続行できる様になり、信頼性が向上するメリットがあ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するためのブロック図
である。 １０１・・・メモリ基板、 １０７・・・プライオリティ回路、 １０８・・・制御回路、 １０４・・・リフレッシュアドレスカウンタ、１０５・
・・セレクタ。 １０５・・・＋１回路、 １０６　、１１２・・・ラッチ、 １０９　、１１０・・・パリティチェッカ。

Claims (1)

【特許請求の範囲】
1. 　リフレッシュを行なう時リフレッシュアドレスを記憶
   素子に与えるようにしたリフレッシュ方式において、リ
   フレッシュ中に該リフレッシュアドレスのパリテイエラ
   ーを検出した場合、前記リフレッシュ動作に引続いて、
   全リフレッシュアドレスに亘ってリフレッシュを行なう
   ことを特徴とするリフレッシュ方式。