JPS62128643A - デ−タ伝送方式 - Google Patents
デ−タ伝送方式Info
- Publication number
- JPS62128643A JPS62128643A JP60267485A JP26748585A JPS62128643A JP S62128643 A JPS62128643 A JP S62128643A JP 60267485 A JP60267485 A JP 60267485A JP 26748585 A JP26748585 A JP 26748585A JP S62128643 A JPS62128643 A JP S62128643A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- data
- strobe signal
- trailing edge
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dc Digital Transmission (AREA)
- Communication Control (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はストローブ信号に同期して伝送データの通信を
行なうデータ伝送方式に関するものである。
行なうデータ伝送方式に関するものである。
［従来の技術］
一般に普及型プリンタの制御方式としては、プリントデ
ータなシリアルに送るｒＲ３−２３２Ｃインタフエース
」モードでの制御と、プリントデータをパラレルで送る
ｒセントロニクスインタフェース」モードでの制御に大
別される。
ータなシリアルに送るｒＲ３−２３２Ｃインタフエース
」モードでの制御と、プリントデータをパラレルで送る
ｒセントロニクスインタフェース」モードでの制御に大
別される。
このうちのｒセントロニクスインタフェース」モードは
ホスト機器との間でのデータの授受は、８本のデータ信
号線と、該データ信号線へのデータ出力タイミング（デ
ータ取り込みタイミング）を示すストローブ信号線を用
いて行なっている。
ホスト機器との間でのデータの授受は、８本のデータ信
号線と、該データ信号線へのデータ出力タイミング（デ
ータ取り込みタイミング）を示すストローブ信号線を用
いて行なっている。
このセントロニクスインタフェースモードにおけるシス
テムの構成を第１図に示す。
テムの構成を第１図に示す。
図中１００は、プリンタ等のセントロニクスインタフェ
ースにより接続される周辺機器、２００は周辺機器１０
０を制御するポストコンピュータ（以下ｐｃと称す）で
あり、周辺機器１００とＰＣ２００との間を接続する、
１は８木のデータ信号（ＤＡＴＡ１〜８）線、２はデー
タ信号線１の取り込みタイミングを示すストローブ信号
、３は周辺機器１００がデータを受信できる状態か否か
の状態を示すビジー信号（ＢＵＳＹ）である。
ースにより接続される周辺機器、２００は周辺機器１０
０を制御するポストコンピュータ（以下ｐｃと称す）で
あり、周辺機器１００とＰＣ２００との間を接続する、
１は８木のデータ信号（ＤＡＴＡ１〜８）線、２はデー
タ信号線１の取り込みタイミングを示すストローブ信号
、３は周辺機器１００がデータを受信できる状態か否か
の状態を示すビジー信号（ＢＵＳＹ）である。
ＰＣ２００より例えば、１バイトのデータを送信する場
合には、８木のデータ信号（ＤＡＴＡ１〜ＤＡＴＡ８）
Ｊ二にそれぞれ１ビツトの情報な出力する。そして、周
辺機器側でこのデータ信号を取り込むタイミングを示す
ストローブ信号２を、データ信号の出力タイミングの時
間的中心のタイミングで出力する。周辺機器１００では
ストローブ信号２の立ち上りに同期してデータ信号線上
の情報を読み込む。
合には、８木のデータ信号（ＤＡＴＡ１〜ＤＡＴＡ８）
Ｊ二にそれぞれ１ビツトの情報な出力する。そして、周
辺機器側でこのデータ信号を取り込むタイミングを示す
ストローブ信号２を、データ信号の出力タイミングの時
間的中心のタイミングで出力する。周辺機器１００では
ストローブ信号２の立ち上りに同期してデータ信号線上
の情報を読み込む。
このストローブ信号２はデータ信号１の出力タイミング
より一定時間後に出力するようにしてもよい。
より一定時間後に出力するようにしてもよい。
このデータ信号１と、ストローブ信号２との出力タイミ
ングを第２図に示す。ここで、Ｔｄはデータ信号（ＤＡ
ＴＡＩ〜ＤＡＴＡ８）１の出力タイミング（データ信号
１の立ち上り時）からストローブ信号２の出力タイミン
グ（立ち下がり時）までの時間差を示す。第２図の例で
はＴｄはＭｉｎ Ｏ，５μｓであり、ストローブ信号２
の出力パルス幅は０．５μｓ〜５００μｓである。
ングを第２図に示す。ここで、Ｔｄはデータ信号（ＤＡ
ＴＡＩ〜ＤＡＴＡ８）１の出力タイミング（データ信号
１の立ち上り時）からストローブ信号２の出力タイミン
グ（立ち下がり時）までの時間差を示す。第２図の例で
はＴｄはＭｉｎ Ｏ，５μｓであり、ストローブ信号２
の出力パルス幅は０．５μｓ〜５００μｓである。
［発明が解決しようとする問題点］
ここで、周辺機器１００とＰＣ２００の電源を投入する
場合を考えると、一般に電源を投入する順序は特に規定
されていない場合が多く、どちらが先に投入されるかは
明らかではない。このため、周辺機器１００を先に投入
し、後からｐｃ２００の電源を投入する場合も発生する
。周辺機器１００がプリンタ等の場合には、先にプリン
タの電源が投入されると、プリンタはデータの受信準備
を完了し、ＰＣ２００よりデータが送られてくると直ち
にＩＡ理可能な状態となる。
場合を考えると、一般に電源を投入する順序は特に規定
されていない場合が多く、どちらが先に投入されるかは
明らかではない。このため、周辺機器１００を先に投入
し、後からｐｃ２００の電源を投入する場合も発生する
。周辺機器１００がプリンタ等の場合には、先にプリン
タの電源が投入されると、プリンタはデータの受信準備
を完了し、ＰＣ２００よりデータが送られてくると直ち
にＩＡ理可能な状態となる。
この状態時にＰＣ２００の電源が投入されると、接続さ
れているインタフェース信号の、例えばデータ信号１及
び、ストローブ信号２の出力状態が不確定の状態が生ず
る。
れているインタフェース信号の、例えばデータ信号１及
び、ストローブ信号２の出力状態が不確定の状態が生ず
る。
例えば第３図に示す様に、データ信号１とストローブ信
号２とは略同時に変化する場合がある。
号２とは略同時に変化する場合がある。
そして、この場合には正規に出力された信号でないため
、信号のオンの時間幅も所定の時間幅になってはいない
。このため、ストローブ信号２の後縁と、データ信号１
の後縁との間の時間Ｔｅも、規定の時間より短くなる。
、信号のオンの時間幅も所定の時間幅になってはいない
。このため、ストローブ信号２の後縁と、データ信号１
の後縁との間の時間Ｔｅも、規定の時間より短くなる。
なお、ここで、Ｔ ｐｏｎはＰＳ２００の電源投入時を
示す。
示す。
このように、電源投入時にはこれらの信号は非常に不安
定な状態にあり、実際にはＰＣ２００がストローブ信号
２を出力していないにも係わらず周辺機器１００でスト
ローブ信号であると認識してしまい、この時のデータ信
号を有効なものとしてしまう事態も発生する。
定な状態にあり、実際にはＰＣ２００がストローブ信号
２を出力していないにも係わらず周辺機器１００でスト
ローブ信号であると認識してしまい、この時のデータ信
号を有効なものとしてしまう事態も発生する。
なお、これは電源の投入時のみに限るものではなく、イ
ンタフェースラインにノイズがのった場合にも同様に、
一般的に短いパルスが発生し、誤動作してしまうことに
なる。
ンタフェースラインにノイズがのった場合にも同様に、
一般的に短いパルスが発生し、誤動作してしまうことに
なる。
［問題点を解決するための手段］
本発明は上述の問題点を除去することを目的として成さ
れたものであり、この問題点を解決する一手段として、
例えば周辺装置等のデータ受信側装置に、伝送データ信
号の後縁を検出するデータ信号検出手段と、ストローブ
信号の後縁を検出するストローブ信号検出手段と、該ス
トローブ信号検出手段によるストローブ信号の後縁の検
出より一定時間以内にデータ信号検出手段による伝送デ
ータ信号の後縁検出があるか否かを検出する後縁検出手
段とを備える。
れたものであり、この問題点を解決する一手段として、
例えば周辺装置等のデータ受信側装置に、伝送データ信
号の後縁を検出するデータ信号検出手段と、ストローブ
信号の後縁を検出するストローブ信号検出手段と、該ス
トローブ信号検出手段によるストローブ信号の後縁の検
出より一定時間以内にデータ信号検出手段による伝送デ
ータ信号の後縁検出があるか否かを検出する後縁検出手
段とを備える。
［作用コ
かかる構成において、後縁検出手段による後縁検出のあ
る場合にはストローブ信号を無効とし、その時の受信伝
送データを無効とする。
る場合にはストローブ信号を無効とし、その時の受信伝
送データを無効とする。
［実施例］
以下、図面を参照して本発明に係る一実施例を詳細に説
明する。
明する。
本実施例のシステム構成も第１図に示す構成であり、正
常時のインタフェースタイミングは第２図に示すタイミ
ングとする。
常時のインタフェースタイミングは第２図に示すタイミ
ングとする。
第４図は本発明に係る一実施例のインタフェース部のブ
ロック図であり、図中４はストローブ信号２に同期して
データ信号をラッチするラッチ回路、５は８ビツトのデ
ータ信号（ＤＡＴＡＩ〜ＤＡＴＡ８）の論理和を取るＯ
Ｒ回路、６はストローブ信号２の出力パルス幅の比較を
行なう比較回路、７は周辺装置全体の制御を行なう制御
回路である。
ロック図であり、図中４はストローブ信号２に同期して
データ信号をラッチするラッチ回路、５は８ビツトのデ
ータ信号（ＤＡＴＡＩ〜ＤＡＴＡ８）の論理和を取るＯ
Ｒ回路、６はストローブ信号２の出力パルス幅の比較を
行なう比較回路、７は周辺装置全体の制御を行なう制御
回路である。
比較回路６の詳細を第５図に示す。
第５図において、６−１はストローブ信号２により付勢
されるワンショットであり、ワンショット６−１の出力
パルス幅ｔは０．５μｓ弱である。
されるワンショットであり、ワンショット６−１の出力
パルス幅ｔは０．５μｓ弱である。
また、６−２はＪ＝にタイプのフリップフロップ（以下
Ｆ／Ｆと称す）である。Ｆ／Ｆ ６−２のＪ端子にはワ
ンショット６−１の出力、Ｋ端子はハイレベル信号が、
またクロック端子にはＯＲ回路出力であるＤ−ＯＲ信号
がそれぞれ接続されている。従ってストローブ信号２に
より、６−１のワンショットが付勢され、Ｆ／Ｆ６−２
のＪ端子にはハイレベル信号が供給される。一方、Ｆ／
Ｆ ６−２のクロック端子にはＯＲ回路５よりのＤ−Ｏ
Ｒ信号が人力されており、ストローブ信号の後縁より０
．５μｓ以下の時間の間にデータ信号１の後縁があると
、このＦ／Ｆ ８−２の出力が反転され、Ｆ／Ｆ ６−
２の出力信号ＣＯは制御回路７に送られる。制御回路７
ではこのｃｏ傷信号出力されるとデータ信号１、または
、ストローブ信号２の異常と判断する。そして制御回路
７は、この時のストローブ信号２、及び、データ信号１
を無効と判断する。そして次のストローブ信号２の検出
に備えＦ／Ｆ ６−２をリセットするため、ＣＬ倍信号
出力する。Ｆ／Ｆ ６−６はこのＣＬ倍信号よりリセッ
トされる。
Ｆ／Ｆと称す）である。Ｆ／Ｆ ６−２のＪ端子にはワ
ンショット６−１の出力、Ｋ端子はハイレベル信号が、
またクロック端子にはＯＲ回路出力であるＤ−ＯＲ信号
がそれぞれ接続されている。従ってストローブ信号２に
より、６−１のワンショットが付勢され、Ｆ／Ｆ６−２
のＪ端子にはハイレベル信号が供給される。一方、Ｆ／
Ｆ ６−２のクロック端子にはＯＲ回路５よりのＤ−Ｏ
Ｒ信号が人力されており、ストローブ信号の後縁より０
．５μｓ以下の時間の間にデータ信号１の後縁があると
、このＦ／Ｆ ８−２の出力が反転され、Ｆ／Ｆ ６−
２の出力信号ＣＯは制御回路７に送られる。制御回路７
ではこのｃｏ傷信号出力されるとデータ信号１、または
、ストローブ信号２の異常と判断する。そして制御回路
７は、この時のストローブ信号２、及び、データ信号１
を無効と判断する。そして次のストローブ信号２の検出
に備えＦ／Ｆ ６−２をリセットするため、ＣＬ倍信号
出力する。Ｆ／Ｆ ６−６はこのＣＬ倍信号よりリセッ
トされる。
以上の動作を第６図のタイミングチャートに示す。
なお、正常なストローブ信号受信の場合には、ワンショ
ット６−１の出力中にデータ信号１の後縁がくることは
なく、Ｆ／Ｆ６−２がセットされることはない。
ット６−１の出力中にデータ信号１の後縁がくることは
なく、Ｆ／Ｆ６−２がセットされることはない。
なお、以上の説明は電源の投入時を主に説明したが、電
源のオフ時等の誤動作防止に有効なことは勿論である。
源のオフ時等の誤動作防止に有効なことは勿論である。
また、周辺機器もプリンタに限る物ではなく、ストロー
ブ信号に同期してデータを送る制御を備える全ての装置
に応用できる。
ブ信号に同期してデータを送る制御を備える全ての装置
に応用できる。
［発明の効果］
以上説明した様に本発明によれば、システムの電源の投
入時や信号線にノイズがのった場合にもこれにより発生
する誤動作を簡単な構成で有効に防ぐことができる。
入時や信号線にノイズがのった場合にもこれにより発生
する誤動作を簡単な構成で有効に防ぐことができる。
第１図は一般的なパラレルインタフェースを備えるシス
テムのシステム構成図、 第２図は一般的なパラレルインタフェースのデータ伝送
タイミングチャート、 第３図は装置に電源が投入された場合のインタフェース
のデータ伝送タイミングチャート、第４図は本発明に係
る一実施例のインタフェース部のブロック図、 第５図は本実施例の比較回路の詳細回路図、第６図は本
実施例の比較回路の動作タイミングチャートである。 図中１・・・データ信号、２・・・ストローブ信号、４
・・・ラッチ回路、５・・・ＯＲ回路、６・・・比較回
路、６−１・・・ワンショット回路、６−２・・・Ｆ／
Ｆ。 ７・・・制御回路である。
テムのシステム構成図、 第２図は一般的なパラレルインタフェースのデータ伝送
タイミングチャート、 第３図は装置に電源が投入された場合のインタフェース
のデータ伝送タイミングチャート、第４図は本発明に係
る一実施例のインタフェース部のブロック図、 第５図は本実施例の比較回路の詳細回路図、第６図は本
実施例の比較回路の動作タイミングチャートである。 図中１・・・データ信号、２・・・ストローブ信号、４
・・・ラッチ回路、５・・・ＯＲ回路、６・・・比較回
路、６−１・・・ワンショット回路、６−２・・・Ｆ／
Ｆ。 ７・・・制御回路である。
Claims (1)
- ストローブ信号に同期して伝送データの通信を行なうデ
ータ伝送方式において、データ受信側装置に前記伝送デ
ータ信号の後縁を検出するデータ信号検出手段と、前記
ストローブ信号の後縁を検出するストローブ信号検出手
段と、該ストローブ信号検出手段による前記ストローブ
信号の後縁の検出より一定時間以内に前記データ信号検
出手段による前記伝送データ信号の後縁検出があるか否
かを検出する後縁検出手段とを備え、該後縁検出手段に
よる後縁検出のある場合には該ストローブ信号を無効と
し、その時の受信伝送データを無効とすることを特徴と
するデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267485A JPS62128643A (ja) | 1985-11-29 | 1985-11-29 | デ−タ伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60267485A JPS62128643A (ja) | 1985-11-29 | 1985-11-29 | デ−タ伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62128643A true JPS62128643A (ja) | 1987-06-10 |
Family
ID=17445503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60267485A Pending JPS62128643A (ja) | 1985-11-29 | 1985-11-29 | デ−タ伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62128643A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745337B1 (en) * | 2000-09-29 | 2004-06-01 | Intel Corporation | Glitch detection circuit for outputting a signal indicative of a glitch on a strobe signal and initializing an edge detection circuit in response to a control signal |
| JP2010119892A (ja) * | 2010-03-10 | 2010-06-03 | Sankyo Co Ltd | 遊技機 |
-
1985
- 1985-11-29 JP JP60267485A patent/JPS62128643A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6745337B1 (en) * | 2000-09-29 | 2004-06-01 | Intel Corporation | Glitch detection circuit for outputting a signal indicative of a glitch on a strobe signal and initializing an edge detection circuit in response to a control signal |
| JP2010119892A (ja) * | 2010-03-10 | 2010-06-03 | Sankyo Co Ltd | 遊技機 |
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