JPS62123761A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS62123761A JPS62123761A JP26417885A JP26417885A JPS62123761A JP S62123761 A JPS62123761 A JP S62123761A JP 26417885 A JP26417885 A JP 26417885A JP 26417885 A JP26417885 A JP 26417885A JP S62123761 A JPS62123761 A JP S62123761A
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- JP
- Japan
- Prior art keywords
- resistance
- resistor
- circuit
- series
- switching
- Prior art date
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- Granted
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000010586 diagram Methods 0.000 description 3
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路、特に各種基準電圧を発生す
る半導体集積回路に関する。
る半導体集積回路に関する。
従来、一般に種々の用途に基準として使われる基準電圧
を発生させる回路として抵抗を直列に接続した分圧回路
が広く使用されている。こうした回路の一例を第２図に
示す。この図においてＲ１及びＲ２が分圧回路を形成し
その抵抗比により一定の基準電圧を発生することが出来
る。
を発生させる回路として抵抗を直列に接続した分圧回路
が広く使用されている。こうした回路の一例を第２図に
示す。この図においてＲ１及びＲ２が分圧回路を形成し
その抵抗比により一定の基準電圧を発生することが出来
る。
しかしながら、第２図に示す回路方式では発生する基準
電圧は１つの値しか得ることができない。
電圧は１つの値しか得ることができない。
そこで、第３図の如（Ｒ１，Ｒ２の抵抗の他にＲ，３，
Ｒ４の抵抗を設け、Ｒ３，Ｒ４それぞれの抵抗にスイッ
チ５．６を１つずつ直列接続し、これらのスイッチング
ＴｒのＯＮ、ＯＦＦを外部から制御することにより複数
の基準電圧を発生していた。ところが、この場合スイッ
チングＴｒがＯＮしたときスイッチングＴｒ内部のＯＮ
抵抗により分圧するときの抵抗比精度が低下し、抵抗比
により発生する基準電圧が正確な期待値を得ることが出
来なかった。例えば、第３図において、Ｒ２＝３Ｒ１、
Ｒ３＝２Ｒｔ 、 Ｒ４＝１．５ Ｒｔとし、すべての
スイッチングＴｒをＯＮすると、このときの抵抗比 となる。
Ｒ４の抵抗を設け、Ｒ３，Ｒ４それぞれの抵抗にスイッ
チ５．６を１つずつ直列接続し、これらのスイッチング
ＴｒのＯＮ、ＯＦＦを外部から制御することにより複数
の基準電圧を発生していた。ところが、この場合スイッ
チングＴｒがＯＮしたときスイッチングＴｒ内部のＯＮ
抵抗により分圧するときの抵抗比精度が低下し、抵抗比
により発生する基準電圧が正確な期待値を得ることが出
来なかった。例えば、第３図において、Ｒ２＝３Ｒ１、
Ｒ３＝２Ｒｔ 、 Ｒ４＝１．５ Ｒｔとし、すべての
スイッチングＴｒをＯＮすると、このときの抵抗比 となる。
しかしスイッチングＴｒの内部抵抗をｒとすると、
Ｒド ［＜３Ｒｔ＋ｒ） ・ ＜２Ｒ１＋ｒ） ・
（１，５Ｒｔ＋ｒ） ］ ／［＜３Ｒｔ＋ｒ＞
（２Ｒｔ＋ｒ）＋（２Ｒｔ４ｒ）（１，５Ｒ１＋ｒ）
（（３Ｒ，＋ｒ）（１，５Ｒ＋＋ｒ）］≠１＝□１３．
５ となり、期待する抵抗比が得られず、したがって、正確
な基準電圧を発生ずることができなかった。
（１，５Ｒｔ＋ｒ） ］ ／［＜３Ｒｔ＋ｒ＞
（２Ｒｔ＋ｒ）＋（２Ｒｔ４ｒ）（１，５Ｒ１＋ｒ）
（（３Ｒ，＋ｒ）（１，５Ｒ＋＋ｒ）］≠１＝□１３．
５ となり、期待する抵抗比が得られず、したがって、正確
な基準電圧を発生ずることができなかった。
本発明の半導体集積回路は、抵抗値Ｒ１の第一の抵抗と
第一のスイッチングトランジスタとを直列に接続し、電
源の一端に一端を接続した第一の抵抗回路と、抵抗値Ｒ
２の第二の抵抗と第二のスイッチングトランジスタとを
直列に接続し、一端を前記第一の抵抗回路の他端に接続
し、他端を前記電源の他端に接続した第二の抵抗回路と
、抵抗値Ｒ３の第三の抵抗と第三のスイッチングトラン
ジスタとを直列に接続し、前記第二の抵抗回路に並列に
接続した第三の抵抗回路とを具備し、前記第一のスイッ
チングトランジスタの内部抵抗値をｒ（Ω）とするとき
、前記第二のスイッチングトランジスタ、第三のスイッ
チングトランジスタの内部抵抗値をそれぞれ、ほぼｒＲ
２／Ｒ１（Ω）。
第一のスイッチングトランジスタとを直列に接続し、電
源の一端に一端を接続した第一の抵抗回路と、抵抗値Ｒ
２の第二の抵抗と第二のスイッチングトランジスタとを
直列に接続し、一端を前記第一の抵抗回路の他端に接続
し、他端を前記電源の他端に接続した第二の抵抗回路と
、抵抗値Ｒ３の第三の抵抗と第三のスイッチングトラン
ジスタとを直列に接続し、前記第二の抵抗回路に並列に
接続した第三の抵抗回路とを具備し、前記第一のスイッ
チングトランジスタの内部抵抗値をｒ（Ω）とするとき
、前記第二のスイッチングトランジスタ、第三のスイッ
チングトランジスタの内部抵抗値をそれぞれ、ほぼｒＲ
２／Ｒ１（Ω）。
ｒＲ３／Ｒ１（Ω）にしたことを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す。スイッチングＴｒ
ｌはｒΩの内部抵抗をもった常時ＯＮのスイッチング′
Ｆｒであり、スイッチングＴ ｒ ２この時のＲ２，Ｒ
３，Ｒ４の抵抗をそれぞれＲ２−３Ｒ＋ 、Ｒ３＝２Ｒ
＋ 、Ｒ４＝１．５ Ｒｔ とすると、すべてのスイッ
チングＴｒがＯＮした場合、所望する抵抗比は、すべて
のスイッチングＴｒの内部抵抗がゼロの場合と同様で、 （Ｌ＋ｒ）： ［（３Ｒｔ＋３ｒ） （２Ｒ，＋
２ｒ） （１−５Ｒｔ＋１．５ｒ＞）／［（３Ｒ１＋
３ｒ） （２Ｒ４＋２ｒ）＋（２Ｒｔ＋２ｒ） （
１，５Ｒ＋＋１．５ｒ）となり、スイッチングＴｒの内
部抵抗がある場合においてら所望の抵抗比を得ることが
出来、これによって正確な基準電圧を発生させることが
出来る。しかし、本実施例ではスイッチングＴ ｒ ２
。
ｌはｒΩの内部抵抗をもった常時ＯＮのスイッチング′
Ｆｒであり、スイッチングＴ ｒ ２この時のＲ２，Ｒ
３，Ｒ４の抵抗をそれぞれＲ２−３Ｒ＋ 、Ｒ３＝２Ｒ
＋ 、Ｒ４＝１．５ Ｒｔ とすると、すべてのスイッ
チングＴｒがＯＮした場合、所望する抵抗比は、すべて
のスイッチングＴｒの内部抵抗がゼロの場合と同様で、 （Ｌ＋ｒ）： ［（３Ｒｔ＋３ｒ） （２Ｒ，＋
２ｒ） （１−５Ｒｔ＋１．５ｒ＞）／［（３Ｒ１＋
３ｒ） （２Ｒ４＋２ｒ）＋（２Ｒｔ＋２ｒ） （
１，５Ｒ＋＋１．５ｒ）となり、スイッチングＴｒの内
部抵抗がある場合においてら所望の抵抗比を得ることが
出来、これによって正確な基準電圧を発生させることが
出来る。しかし、本実施例ではスイッチングＴ ｒ ２
。
３．４おのおのとスイッチングＴ ｒ １との内部抵抗
の比は、スイッチングＴｒ２．３．４のおのおのに直列
に接続されている抵抗Ｒ２、Ｒ１，Ｒ４とスイ・ソチン
グＴ ｒ １に直列に接続されている抵抗Ｒ１との比を
等しくすることを特徴とし、そのスイ・ソチングＴｒに
内部抵抗比は、スイッチングＴｒのチャンネル長又はチ
ャンネル巾の比で容易にかつ正確に設計することができ
、又、複数のスイッチングＴｒを直列又は並列に接続さ
せることでも同様に設計することが出来る。
の比は、スイッチングＴｒ２．３．４のおのおのに直列
に接続されている抵抗Ｒ２、Ｒ１，Ｒ４とスイ・ソチン
グＴ ｒ １に直列に接続されている抵抗Ｒ１との比を
等しくすることを特徴とし、そのスイ・ソチングＴｒに
内部抵抗比は、スイッチングＴｒのチャンネル長又はチ
ャンネル巾の比で容易にかつ正確に設計することができ
、又、複数のスイッチングＴｒを直列又は並列に接続さ
せることでも同様に設計することが出来る。
以上説明したように、本発明は外部からの制御により複
数の基準電圧を有する半導体集積回路において、基準電
圧発生回路を構成する抵抗値から設計されるスイッチン
グＴｒと組合わせることにより、所望の正確な基準電圧
発生回路を容易に得ることができるという利点がある。
数の基準電圧を有する半導体集積回路において、基準電
圧発生回路を構成する抵抗値から設計されるスイッチン
グＴｒと組合わせることにより、所望の正確な基準電圧
発生回路を容易に得ることができるという利点がある。
第１図は本発明の一実施例の回路図、第２図。
第３図は従来例の回路図である。
１〜６・・・スイッチングＴ ｒ 。
Claims (1)
- 抵抗値Ｒ１の第一の抵抗と第一のスイッチングトラン
ジスタとを直列に接続し、電源の一端に一端を接続した
第１の抵抗回路と、抵抗値Ｒ２の第二の抵抗と第二のス
イッチングトランジスタとを直列に接続し、一端を前記
第一の抵抗回路の他端に接続し、他端を前記電源の他端
に接続した第二の抵抗回路と、抵抗値Ｒ３の第三の抵抗
と第三のスイッチングトランジスタとを直列に接続し、
前記第二の抵抗回路に並列に接続した第三の抵抗回路と
を具備し、前記第一のスイッチングトランジスタの内部
抵抗値をｒ（Ω）とするとき、前記第二のスイッチング
トランジスタ、第三のスイッチングトランジスタの内部
抵抗値をそれぞれ、ほぼｒＲ２／Ｒ１（Ω）、ｒＲ３／
Ｒ１（Ω）にしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26417885A JPS62123761A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26417885A JPS62123761A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62123761A true JPS62123761A (ja) | 1987-06-05 |
| JPH0564860B2 JPH0564860B2 (ja) | 1993-09-16 |
Family
ID=17399544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26417885A Granted JPS62123761A (ja) | 1985-11-22 | 1985-11-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62123761A (ja) |
-
1985
- 1985-11-22 JP JP26417885A patent/JPS62123761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564860B2 (ja) | 1993-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |