JPS62122399A

JPS62122399A - 分散制御形電子交換システム

Info

Publication number: JPS62122399A
Application number: JP61030092A
Authority: JP
Inventors: Tsuneo Kobayashi; 恒夫小林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1985-02-13
Filing date: 1986-02-13
Publication date: 1987-06-03
Anticipated expiration: 2009-09-07
Also published as: CA1244118A; CN86101707A; AU5346986A; US4710952A; AU588853B2; JPH0671341B2; CN86101707B

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は冗長構成の複数のプロセッサを備える分散制
御形電子交換システムに関する。

〔従来の技術〕

初期のほとんどすべての電子交換システムは各種制御機
能を１つの中央プロセッサによって実時間に遂行する集
中制御サブシステム（系）を備えていた。しかしながら
、このような交換システムは最大収容回線数に対応し得
る処理能力を有するプロセッサをシステム設置の初期か
ら設けているため、多大の初期投資を必要とする。

半導体技術が向上し、小形で安価な汎用マイクロプロセ
ッサが実用化されている近年においては、複数個のマイ
クロプロセッサの使用により上述した問題を解消する回
線規模拡張形マルチプロセッサ制御サブシステムを容易
に構成できる。マルチプロセッサ制御サブシステムは１
つのプロセッサによりｍ成される束中形制御サブシステ
ムに対して広義には非集中形あるいは分散形制御サブシ
ステムと呼称され、小容量から大容量までの電子交換シ
ステムにおける各種交換処理を遂行する。このような分
散制御サブシステムを備える電子交換システムの一例が
米国特許第４，２１０，７８２号公報に開示されている
。

〔発明が解決しようとする問題点〕

ここに開示されたシステムにおいては、スイッチ網、ラ
イン回路およびトランク回路等に対応して設けられてこ
れらの制御を実時間処理する必要のある複数の分散され
た信号制御プロセッサのそれぞれが単一プロセッサであ
るため、障害状態になった信号制御プロセッサに対応す
る呼処理サービスが停止することを避けられない。この
問題の解消のためにプロセッサなどの単一装置を冗長構
成とする技術は一般によく知られている。プロセッサの
冗長構成には、　（ｉ）複数個のプロセッサに対して１
個のスペアあるいはスタンバイプロセッサを設ける”Ｎ
＋１’方式および（２）１個のアクトプロセッサに対し
て１個のスタンバイプロセッサを設ける”ＡＣＴ／８Ｔ
ＢＹ”方式がある。これらの冗長構成を採用することに
より障害発生時の信頼度を向上することができる一方、
不経済化を免れない。

〔問題点を解決するための手段〕

本発明の分散制御形電子交換システムは、ライン回路お
よびトランク回路を収容し同時に動作可能な二重化され
た第１および第２通話路ス（ツチング手段をそれぞれ有
する複数の通話路スイッチと；前記通話路スイッチのそ
れぞれの前記第１および第２通話路スイッチング手段と
前記通話路スイッチング手段に収容された前記ライン回
路および前記トランク回路としてそれぞれ接続されかつ
稼動および待機動作状態にそれぞれ設定されている二重
化された第１および第２プロセッシング手段と、前記第
１および第２プロセッシング手段にそれぞれ接続された
二重化された縞１および第２インターフェース手段と、
前記第１および第２プロセッシング手段の前記稼動およ
び待機動作状態を相互に切換設定する動作状態とをそれ
ぞれ備える分散配置の複数の第１プロセッサと；前記通
話路スイッチ、前記ライン回路および前記トランク回路
に対する各種接続を制御するために単一プロセッシング
手段と単一インターフェース手段とをそれぞれ備える分
散配置の複数の第２プロセッサと；前記第１プロセッサ
と前記第２プロセッサの間の各種情報およびデータを転
送するために前記第１プロセッサのそれぞれの前記第１
および第２インターフェース手段と前記第２プロセッサ
のそれぞれの前記インターフェース手段とに接続された
転送手段とから構成され；前記第１および第２プロセッ
サの前記インターフェース手段のそれぞれが自己のプロ
セッサ番号情報を蓄積する第１蓄積手段と、自己の動作
状態情報を蓄積する第２蓄積手段と、前記転送手段を介
して発信パーティから着信パーティのプロセッサ番号情
報を受信する第３蓄積手段と、前記転送手段を介して発
信パーティから着信パーティのプロセッサ選択条件情報
全受信する第４蓄積手段と、前記第１および第３畜積手
段に蓄積された前記情報を互いに比較する第１比較手段
と、前記第２および第４蓄積手段に蓄積された前記情報
を互いに比較する第２比較手段と、前記第１および第２
比較手段の比較結果により発信パーティに対して前記転
送手段を介してデータ転送可情報およびデータ転送不可
情報のいずれかを送出する手段と、発信パーティから転
送されたデータの正常性を識別してデータ転送正常終了
情報およびデータ転送異常終了情報のいずれかを発信パ
ーティに返送しかつ対応する前記プロセッシング手段に
データ転送の終了状態を通知する手段と、着信パーティ
を指定するためのプロセッサ番号情報を蓄積する第５蓄
積手段と、着信パーティを選択するだめのプロセッサ選
択条件情報を蓄積する第６蓄積手段と、着信パーティか
ら返送される前記データ転送可情報および前記データ転
送不可情報のいずれかを受信する第７蓄積手段と、着信
パーティから返送される前記データ転送正常終了情報お
よび前記データ転送異常終了情報のいずれかを受信する
第８蓄積手段と、前記第７畜槓手段に前記データ転送可
情報を受信したことを識別して着信パーティへのデータ
送信を遂行させる手段と、前記第８蓄積手段に受信した
前記データ転送終了情報を識別して終了状態を対応する
前記プロセッシング手段に通知する手段とから構成され
る。

また前記第１プロセッサの前記インターフェース手段の
それぞれはそれの前記第６蓄積手段の前記プロセッサ選
択条件情報によ９群指定した前記第２プロセッサの１つ
の前記インターフェース手段から前記データ転送不可情
報を受信する限り、前記第５蓄積手段に１１８加算信号
を入力して前記第２プロセッサの他の１つを指定する動
作を前記°ｌ″加算信号を計数する手段からの計数値と
前記第２プロセッサの数とが一致する範囲内で繰返す手
段を備える。

〔実力例〕

第１図を参照すると、この発明の一実施例の分散制御形
電子交換システムは４独類のプロセッサ、つまり複数の
ローカルプロセッサ（ＬＰａｚＬＰｘ。

ＬＰｙ）１０ａ　〜ＩＯＸ、１０ｙ、１つの時分割スイ
ッチプロセッサ（ＴＰ）２０％僅数のメインプロセッサ
（ＭＰａ〜ＭＰｎ）３０ａ　〜３０ｎ、および１つのシ
ステム管理プロセッサ（ＳＰ）４０を備える。これら４
梅類のプロセッサは情報転送手段である共通バス（プロ
セッサバス）（ＰＢＵＳ）９１によっテ相互接続され、
この交換システムのための分散制御サブシステムを構成
する。ＬＰｔＯａ〜ＩＯＸ、１０ｙのそれぞれは時分割
スイッチ（ＴＳＷ）Ｋ収容されるライン回路（ＬＣ）お
よびトランク回路（ＯＲＴ。

ＣＯＴ　）等の状態変化を検出し、その接続状態の移行
を上位プロセッサのＭＰ３０８〜３０ｎに依頼する同一
機能を有するプロセッサである。プロセッサ１０ａ〜Ｉ
ＯＸ、ＩＯＹは二重化されたローカルプロセッサユニッ
ト（Ｉ、ＰＵＯ，ＬＰＵＩ）１００，１１０゜１２０．
１０１，‘１’，１２１と二重化されたプロセッサバス
イアター７エース回路（ＰＬＳＩＱ、ＰＢＩＩ）１３０
．１４０，１５０，１３１，１４１，１５１とをそれぞ
れ備える。ＬＰｌｏａの＃０プロセッサユニット１００
および＃１プロセッサユニット１０１のそれぞれは二重
化された時分割スイッチ（ＴＳＷＯ。

’１’５Ｗ１）５０１，５０２に接続され、これらのス
イッチを同時にスイッチング制御する。したがって、ス
イッチ５０１，５０２のいずれかに障害が生じたとき、
一方のスイッチによって呼処理サービスを維持できる。

また、Ｌ）’ＵＩＯ０，１０１はＴＳＷ５０１　。

５０２に収容されたライン回路（ＬＣ）５０５．局線ト
ランク回路（ＣＯＴ）５０６．および発信トランク回路
（ＯＲＴ）５０７に＃Ｏおよび＃１インターフェース回
路（ＩＮＴＯ，ＩＮＴＩ）５０３，５０４を介してそれ
ぞれ接続される。ＬＣ５０５は電話機（ＳＵＢ）５０８
に接続され、かつＣＯＴ　５０６は局線５０９を逃して
公衆電話交換システム（図示省略）に接続されている。

ローカルプロセッサ（ＬＰｘ）１０ｘの＊ｏおｘび＊　
１０−カルプロセッサユニット（ＬＰＵＯ、ＬＰＵＩ　
）　１１０　、‘１’は１図示していないが、プロセッ
サ（ＬＰａ）１０ａと同様に対応する別の時分割スイッ
チ（Ｔ８Ｗｘ）およびインターフェース回路（ＩＮＴ）
Ｋ接続されている。ローカルプロセッサ（ＬＰｙ）ｌｏ
ｙの＃０および＃１の二重化すしたローカルプロセッサ
ユニット（ＬＰＵＱ。

ＬＰＵｌ）１２０，１２１はそれぞれ二重化された時分
割スイッチ（’ｒｓｗｙ）ｓｏｙに接続され、スイッチ
５１１，５１２を同時にスイッチング制御する。

ＬＰＵ１２０，１２１はスイッチ５１１，５１２に収容
されたＬＣ５１５，台制御回路（ＰＯ８Ｃ）５１６．Ｃ
０Ｔ５１７、およびＯＲＴ５１ｇにインターフェース回
路（ＩＮＴＱ、ＩＮＴＩ）５１３，５１４を介して接続
される。また、回路５１５，５１６および５１７は電話
機５１９、中継台（ＡＴＴＣＯＮ）５２０．および公衆
局（図示省略）にそれぞれ接続される。ＬＰＩＱａ〜１
０ｘ、１０ｙはそれぞれＰＢ１１３０，１３１．〜１４
０゜１４１．１５０，１５１を介してＰＢ０８９１に接
続される。プロセッサ１０２〜ＩＯ！、１０７は保守用
バス（ＭＢＵ８’）７０を介して接続された５Ｐ４０か
らの切替制御情報によりＬＰＵＯ，ＬＰＵＩ　１００，
１０１．〜１１０．‘１’，１２０，１２１をアクト状
態”ＡＣＴ”およびスタンバイ状態’　５ＴＢＹ’のそ
れぞれに設定するだめのアクト／スタンバイ切換回路（
Ａ／５ｓ）１６０、〜１７０．１８０をそれぞれ備える
。ＬＰＩＱａ。

〜１ｏｘ、１ｏｙはすべて同一の制御機能を有し、対応
する時分割スイッチ、ライン回路、およびトランク回路
等を互いに独立に制御する負荷分散プロセッサであり、
かつ他のプロセッサ２０，３Ｑａ〜３０ｒｌ　、　４０
に対しては機能分散プロセッサである。

プロセッサＩＱａ、〜ＩＯＸ、１０ｙの数量はシステム
設置初期から漸次増大される回線容量にともなって増加
することができる。

時分割スイッチプロセッサ（ＴＰ）２０Ｌｈ位プロセッ
サであるＭＰ３０ａ〜３Ｑｎのいずれかからの制御情報
によって空間分割スイッチ（）・イウエイスイッチ）（
）１８Ｗ）６０をスイッチング制御する。

ＴＰ２０は二重化された時分割スイッチプロセッサユニ
ット（ＴＰＵＯ，ＴＰＵＩ）２００，２０１および二重
化されたプロセッサバスインターフェース回路（ＰＢＩ
Ｏ，ＰＢｌｌ）２１０，２１１を備える。ＴＰＵ。

２００およびＴＰＵＩ　　２０１のそれぞれは二重化さ
れたＨ８ＷＯおよび）ｉｓＷｌ　　６０１，６０２を同
時にスイッチング制御する。Ｈ８Ｗ６０はＴＳＷ５０ａ
　〜ｓｏｙに接続され、Ｔ　（ｔｉｍｅ　）　−８（ｓ
ｐａｃｅ　）−Ｔ（ｔｉｍｅ）分割スイッチの２段目を
構成する。ＴＰ２０はＰＢＩＯおよびＰＢＩＩ　２１０
，２１１によりＰＢＵ８９１に接続され、他のプロセッ
サ１０ａ、〜１０ｘ、ｔｏｙ。

３０ａ〜３０ｎ、４０に対して機能的に分散されている
。プロセッサ２０はＭＢＵ８７０を介して接続された５
Ｐ４Ｑからの切替制御情報によ！ＪＴＰＵＯおよびＴＰ
Ｕｌ　２００，２０１を”ＡＣ’ｌ”および°５ＴＢＹ
’のそれぞれに設定するためのアクト／スタンバイ切換
回路（Ａ／８）２２０を備える。

メインプロセッサ（ＭＰｓ）３０ａ　〜３０ｎはＬＰ１
０ａ〜１０ｙおよびＴＰ２０に対する上位プロセッサで
あシ、これらのプロセッサ１０ａ〜１０ｙ、２０からの
要求に基づき状態遷移の一連のシー・ケンシャル処理、
たとえば発呼に伴なうダイヤルトーン接続処理を行なう
。ＭＰ３０ａ〜３０ｆｉはすべて同一の制御機能を有し
、呼量に応じた”Ｎ＋１’冗長構成を採る負荷分散プロ
セッサであるとともに、他のプロセッサに対しては機能
的に分散されている。プロセッサ３０ａ〜３０ｆｌのそ
れぞれは単一メインプロセフ　サユニｙト（ＭＰＵｓ）
３００〜３１０．ＰＢＵＳ９１に接続されたプロセッサ
バスインターフェース回路（ＦＢＩ）３２０〜３３０．
およびデータメモリバス（１）ＭＢＵＳ　）　８００を
介シテデータメ−１１−！ｊ（ＤＭ）８０に接続された
データメモリインターフェース回路（ＤＭＩ）３４０〜
３５０から構成される。

５Ｐ４Ｑはシステム全体を管理するとともにマン−マシ
ンインターフェースを司さどる機能分散ププロセッサで
ある。５Ｐ４０は二重化されたシステムプロセッサユニ
ット（８ＰＵＯ，５ＰＵＩ）４００゜４０１、バス７０
．９１に接続された二重化されたプロセッサバスインタ
ーフェース００路（ＰＢＩＯ，ＦＢＩ’１）４０２，４
０３．および緊急制御回路（ＥＭＧ）４０４から構成さ
れる。ＥＭＧ　４０４は５Ｐ４０内の障害発生を検出し
たとき、５ＰＵ４００，４０１の”ＡＣＴ’。

’５ＴＢＹ’状態を切替制御する。また、５ｐ４０は入
出力バス（Ｉｌｏ　　ＢＵＳ）４１０および入出力制御
回路（ＩＯＣ）４２０を介して保持操作卓（ＭＣ８Ｌ）
４３０に接続される。

データメモリ（ＤＭ）８０は局データおよびオフィスデ
ータ等を記憶し、二重化されたデータメモリインターフ
ェース回路（１）ＭＩＯ，ＤＭＩＩ）８０１゜８０２お
よび二重化されたメモリユニット（ＭＥＭＱ、ＭＥＭＩ
）８０３，８０４から構成される。ＭＥＭＯ８０３とＭ
ｎＭ１８０４とは並列同期運転を行なう。

Ｌ）Ｍ２ＯはＭＰ３０ａ〜３０ｎから時分割的にアクセ
スされる。

上記ＬＰ、ＴＰ、ＭＰ、８ＰはＰＢＵ８９１を共用して
互いに各種情報の転送を行なうことができる。

バス制御回路（Ｂ１０）９０はこの情報転送を要求する
プロセッサに対してバス使用権を時分割的に与える制御
を行なう。この制御については後に詳細に述べる。

第１図に示すプロセッサ、厳密にはプロセッサユニット
のそれぞれには個有のプロセッサ番号が割当てられてい
る。その−例を示す第２図を参照すると明らかなように
、プロセッサ番号のそれぞれは８ｂｉｔｓ　（ＢＯ＝Ｂ
７　）のデータで構成されている。ここでは、ＳＰが１
個、ＴＰが１個ＭＰが１６゜個、およびＬＰが３２個存
在する場合の割当て例を示している。ただし、二重化プ
ロセッサユニットを有するＬＰ、ＴＰ、ＳＰはそれぞれ
２個のプロセッサ番号を割当てられており、最下位ビッ
ト（ＢＯ）のイ直がｌ　□　ｍのときは＃０プロセッサ
ユニットまたＩ　１１のときは＃１プロセッサユニット
を指定する。また、１６ａのＭＰは上位４　ｂｉｔｓ（
８４〜Ｂ７）の番号情報によって２＃ｉ：に区別され、
３２個のり、Ｐは上位４ｄｉｔｓの番号情報によって４
群に区別される。また、この実り例にシける分散制御サ
ブシステムにおいては、プロセッサが互いに情報転送を
行なうとき、所望の相手プロセッサを所望の条件によっ
て選択指定できるように、第３図に示すような８　ｂｉ
ｔｓ（ＢＯ〜Ｈ７）のプロセッサ選択条件情報を送信す
る。Ｂ□ｂｉｔは使用されない。

Ｂｌ　ｂｉｔは相手プロセッサを単独指定（’ｏ”）ま
たは群指定（＠１”）することを意味する。ここで、群
指定は同一制御機能を有し群を構成しているプロセッサ
の内、窒プロセッサの１つｔ−ａ択する場合に使用され
、群指定されるプロセッサは上位４　ｂｉｔｓ（Ｂ４〜
Ｈ７）を同一のプロセッサ番号としている。８２　　ｂ
ｉｔは相手プロセッサを１回指定（’０’）または繰返
し指定（”１”）することを意味する。１回指定により
相手プロセッサを起動しビズー等のため条件不一致で捕
捉できない場合は転送未完了で処理を終結する。しかし
、発信（発呼）プロセッサが繰返し指定により相手プロ
セッサを起動し転送未完了で終結した場合は、−担バス
起動を解除するが、再度バス使用要求フラグ（ＢＲＱＴ
）を送出してバス使用権を獲得し転送動作シーケンスに
入る。なお、Ｂ１およびＢ２　ｂｉｔｓは発信（発呼）
プロセッサが自己プロセッサ内で制御を管理し、相手（
被呼）プロセッサに対しては送出されない情報である。

次に、８３　ｂｉｔは空状態の相手プロセッサを選択す
る窓指定（”Ｏ”）または塞り（話中）状態の相手プロ
セッサを選択する話中指定（’　１”）を意味する。こ
こで、話中指定は１回目の窓指定で捕捉完了した相手プ
ロセッサを話中状態に設定させ、２回目以後話中指定に
よって同一プロセッサを捕捉するときに使用し、呼処理
の過程で大量の情報を転送する場合に有効となる。さら
に、１３４　、　Ｂ５　、　Ｂ６　、　Ｂ７　ｂｉｔｓ
は二重化プロセッサユニットを有するプロセッサを起動
するとき使用される。１３４　ｂｉｔ（”　１”　）は
現在“ＡＣＴ”のプロセッサユニットｙ＜、８５　ｂｉ
ｔ（”１’）は現在”８ＴＢＹ”のプロセッサユニット
を、８６ｂｉｔ（’１”）は＃０プロセッサユニットを
、また８７　ｂｉｔは＃１プロセッサユニットをそれぞ
れ指定する。完全分散制御形態の制御系を採用したこの
発明の実施例においては、発信プロセッサは呼処理の過
程で着信プロセッサが二ｌ化プロセッサユニットを有す
る場合、いずれのユニットが現在’ＡＣＴ＠または”５
ＴＢＹ＠であるか分からないため、Ｂ４〜Ｂ７ｂｉｔｓ
により所望の相手を選択する。また、８４〜８７ｂｉｔ
ｓは呼処理以外で相手プロセッサを捕捉する場合、たと
えはＳＰプロセッサがシステム診断を行なう場合、二重
化プロセッサユニットの一方を個別選択するためにも使
用される。なお、８４〜Ｂ７ｂｉｔｓはソフトウェアに
より同時に設定される可能性があるため、後に詳述する
ように、これらのビット間にはハードウェアによ＃）凌
先選択順位Ｂ　４＞Ｂ　５＞８６＞８７が設定されてい
る。上記８３〜８７　ｂｉｔｓは発信プロセッサから着
信プロセッサに選択条件情報として送出される。

続いて、第１図、第４１囚および第４図（Ｂ）を参照し
てＰＢＵＳ９１の使用権獲得手法について述べる。８８
０９０はＰＢＵ８９１を共用するすべてのプロセッサ１
０ａ、〜１０ｘ、１０７，２０，３０ａ〜３０ｎ。

４０に対してＰＢＵＳ９１０制御巌９１０を介してタイ
ミング信号発生回路（ＴＩＭ３Ｇｌ）９００において発
生したクロック信号（ＣＬＫ）およびフレーム同期信号
（１″８ＹＮ）を常時送出している。１３８０９０はあ
る２つのＦ８ＹＮ信号の間の１フレ一ム時間内に存在す
るＣＬＫ信号の各１パルスに相当する時間に１タイムス
ロツトを割当てている。たとえは、プロセッサ番号＠４
８（００１１００００）”　（第２図参照）を有するＬ
ＰＩＱａの＃０ＬＰＵＯユニット１００がバス使用権を
獲得する場合、このユニット１００はまず＃０ＰＢＩＯ
１３０の（Ｔ−８ＥＱ−ＣＴＬ）１３０８を市り御して
ｆｌｉｐ　−ｆｌｏｐ（Ｈ几Ｑ’ｌ’Ｆ）１３０１にバ
スリクエストフラグ（Ｂｉｔ、ＱＴ）を設定するＰＨＩ
ｏ　１３０の８ビット間期カウンタ（８ＹＮＣＴ）１３
０２は’ｆ’ＩＭ８ＧｇＮ９００から送出されているＣ
ＬＫ信号をＦ８ＹＮ信号に同期してカウントアツプする
。７ツチーｙ（ＭＡＴ）１３０３は８ＹＮＣＴカウンタ
１３０２のカウンタ値を自己のプロセッサ番号を蓄積し
ているレジスタ（ＰＮ）ＬＥＧ）１３０４に予め設定し
である数値を比較し一致したときにケーブルドライバ１
３０５およびケーブルレシーバ１３０６のゲートを開く
。これにより、Ｂ几ＱＴＰクリップ７０ツブ１３０１に
設定されているＢＲＱＴフラグが制御＠９１０を介して
Ｂ５Ｃ９０に送信される。このＢ）ＬＱ’ｌ’７２グを
バス使用権ｉｂ’ｌＪ御回路（１３ＡＣＯＮ’ｌ’）９
０１で受信したＢ５Ｃ９０はバス９１のデータ線９１１
の互層状態をモード信号（ＭＯＤＯ，ＭＯＤＩ。

ＭＯＤ２）によ）検出する。この結果、データ庫９１１
が空状態であるとき、Ｂ５Ｃ９０はＢＡＣＯＮＴ９０１
からバス使用可信号（ＬＩＡＣＫ　）を４８番目のタイ
ムスロットに送出する。ＬＰＩＱａのＰＢＩＱ１３０が
１ｔｉｌＪ′ｎｉＭ　９１０からケーブルｖシー／＜１
３０６を介してＬｉＡＣＫ信号をバス使用可ノリップフ
ロップ（ＢＡＣＫＦ）１３０７に受信し、この受信状態
をＴ−８ＥＱ−ＣＴＬＩ３０８を介してＬＰＵＯ１００
が認識したときバス使用権が得られたことになる。これ
により、後に詳述するように、データ線９１１を介して
相手プロセッサとの情報転送が遂行される。

次に、第１図、第４１囚および（Ｂ）、第５１囚および
（Ｂ）を参照して呼処理、特に発呼検出に伴なうダイヤ
ルトーン接続処理を行なう場合について述べる。今、Ｌ
Ｐｌｏａの＊ｏＬｐｕｏ　１００が’ＡＣＴ”として、
かつ＃ＩＬＰＵ１１０１が”５ＴＢＹ”　　として動作
する状態にある場合、ＴＳＷ５０ａに収容された５ＵＢ
５０８が発呼すると、この状態遷移はＬＣ５０５および
ＩＮＴｏ　５０３を経てＬＰＩＱａのり、ＰＵＯｌｏｏ
により検出される。これによｆｉ　、ＬＰＵＯ１００は
ＭＰ　３　Ｑ　ａ〜３Ｑｎに対してダイヤルトーン接続
処理要求を行なう。このとき、まずＬＰ　？　Ｏａにお
いて、現在’ＡＣＴ”状態のＬＰＵＯ１００は内部バス
１０００を介してＰＢＩＯ１３０の送信制御回路１３０
０のレジスタ（１（、ＥＧＩ）１３０９に着信プロセッ
サに割当てらｆしているプロセッサ帯号を人力する。ま
た、このユニット１００はレジスタ（几ＥＧ２）１３１
０に着信プロセッサに対する選択条件情報（第３図参照
）を入力し、シーケンスカウンタ（ＣＴ１）１３１１に
データ転送量を入力し、さらに送信メモＩＪ　（ＴＭＥ
Ｍ）　１３１２に転送データをそれぞれ入力する。なお
、ここでは着信プロセッサとして１６個のＭＰ３０ａ　
〜３０ｎの内の８個の第１群ＭＰ３０ａ〜３ｏａ＋７（
図示省略）が群指定され、かつ選択条件としてこれら第
１群のＭＰの内の空のプロセッサを１回指定した場合を
仮定する。したがって、凡ＥＧｔ　　１３０９には第１
群ＭＰの代表プロセッサ番号”０００１００００（Ｂ７
〜ＢＯ）＠が設定され、またｌＧ２１３１０には選択条
件情報”　０１０１００１０（８７〜ＢＱ）’が設定さ
れる。さらに、ＬＰＵＯ１００は転送要求フリップフロ
ップ（ＴＲＱＴＦ’）１３１３に転送要求フラグ（Ｔ几
ＱＴ）を設定する（ステップＳ１：第５図（Ａ））。Ｔ
−８ＥＱ−ＣＴＬ１３０８は’１’）ＬＱＴＦ１３１３
に設定されたＴ几ＱＴフラグを検　　　出すると、ＢＲ
ＱＴＦ１３０１を設定し、バス使用権を獲得する動作に
入る（Ｓ２）。上述した手法によりバス使用権が得られ
ると、Ｔ−８ＥＱ−ＣＴＬ１３０８は動作モードをサー
チモードに設定する（８３．Ｓ４）。

このサーチモードにおいては、チー１；ＥＩＱ−ＣＴム
１３０８から３　ｂｉｔｓ　のモード信号”ＭＯＤＯ＝
０．ＭＯＤＩ＝１　、ＭＯ２＝０”がデータ＠９１１に
送出される（Ｓ５）。また、制御回路１３０８は第１サ
ーチモードクロツク（ＳＭＣＫＩ）＋７）タイミングＫ
ＲＥＧＩ　１３０９に設定されている着信プロセッサ番
号’０００１００００’をＰＢＬＩＳ９１のデータ線９
１１に送出させる（Ｓ６）。

このプロセッサ番号は自己を除くすべてのプロセッサに
伝送される。各プロセッサ、例えばＭＰ：（ＯＨの受信
制御回路３２００の受信シーケンス制御回路（几−８Ｅ
Ｑ−ＣＴＬ）３２０１は第１サーチモードクｏ　ｙｐ　
（ＳｔｘｉＣＫｌ　）テｖジスタ（ｌｔｊ；Ｇ５）３２
０２に入力された着信プロセッサ番号”０００１０００
０’と予めレジスタ（几Ｅ（）１１）３２０８に設定し
である自己のプロセッサ番号”０００１００００’とを
マツチャ（ＭＡ’ｌ°）３２０９にて比較し一致をとる
（Ｒ１゜Ｒ２）。プロセッサ番号の一致かとれたプロセ
ッサ３０ａにおいては、マツチャ３２０９から判定回路
（ＤＥＳｌ、ＤＥ８２）３２１０．３２１１にゲート開
放信号が送出される。第２サーチモードクロツク（ＳＭ
ＣＫ２）のタイミングにおいて、発信パーティのｌ、Ｐ
ｌｏａの１４．ＥＧ２１３１０に設定されている選択条
件情報”０１０１００１０”がデータ線９１１に送出さ
れ、（Ｓ　７　）、着信パーティのＭＰ３０ａのレジス
タ（ＲＥＧ６’）３２０３に蓄積される（Ｒ３）。Ｍｐ
３ｏａのＰＨＩ３２０の受信制御回路３２００には自己
のプロセッサユニツ）（ＭＰＵ）３００の状態情報（選
択条件情報’）”０１０１（Ｂ７〜Ｂ４）“を固足的に
蓄積した４　ｂｉｔレジスタ（几ＥＧ７）３２０４が設
けられている。したがって、ＲＥＧ６３２０３に入力さ
れた選択条件情報”０１０１（Ｂ７〜Ｂ４）”と几ＥＧ
７３２０４に設定されている状態情報’０１０１“とが
ＤＥＳ２３２１１にて照合される（Ｒ４）。なお、ＭＰ
３０ａ〜３０ｎはそれぞれ単一プロセッサユニットを備
える構成であるため　ｌ　＊　１１および”５ＴＢＹ’
の指定は存在しない。しかしながら、几ＥＧ６３２０３
に入力され層選択条件情報（８７〜Ｂ４）が誤って入力
された場合の対末として、プライオリティエンコーダー
（ｐｇｐ几）３２１２は４ｂｉｔｓの選択条件情報に対
して凌先順位Ｂ４＞Ｂ５＞８６＞８７を与えてＪＪＥＳ
２３２１１で判定させる。上記照合結果、選択条件情報
（８７〜Ｂ４）と状態情報とが一致した場合、１）ＥＳ
２３２１１からＢ−８ＥＱ−ＣＴＬ　３２０１に条件−
数情報が入力されるが、不一致の場合は条件不一致情報
が入力される（Ｒｓ、Ｒ６）。また、几ＥＧ６３２０３
のＢ３ｂｉｔには空話中指定情報１０１が入力されてい
る。ＭＰ３ＱａのＭＰＵ３００が空状態であればレジス
タ（ＲＥＧ８）３２０５が空表示１０１をしているため
、ＤＥＳＩ　３２１０はＲ−８ＥＱ−Ｃ’ｌ’Ｌ３２０
１に条件−数情報を入力し以後のデータの受信が可能で
あるが、塞り状態であれば凡ＥＧｓ　３２０５が塞シ表
示＠１１をしているため、ｐｇｓ１３２１０は条件不一
致情報をＲ−！ＥＱ−ＣＴＬ３２０１に入力し、以後の
データ受信は不可能となる（几４゜Ｌ（，５，几６）。

発信プロセッサ（ＬＰａ）１０ａにおいて、動作モード
がサーチＡＣＫモードに設定されると、Ｔ−８ＥＱ−Ｃ
ＴＬ　１３０８からサーチＡＣＫモード信号”０１１”
が送出される（８８　、８９　＞。このモード信号をデ
ータ？Ｍ９１１を介して受信したＭＰ３０ａの几−８Ｅ
Ｑ−ＣＴＬ３２０１はデータ転送可／不可情報をレジス
タ（ＲＥＧ９）３２０６からデータ線９１１を介してＬ
ＰＩＱａに送出する（几７）。条件−数情報が入力され
た場合、Ｒ，−８ＥＱ−ＣＴＬ３２０１は１（，５ＥＱ
Ｆ３２１６をセットする（Ｒ８）。プロセッサｉｏａの
ＰＢＩＯ１３０における送信制御回路１３００はデータ
転送可／不可情報をレジスタ（ｌ（ＥＧ３）１３１４に
受信する（８１０）。Ｂ、ＥＣ）３　１３１４に受信し
た情報はＴ−８ＥＱ−ＣＴＬ１３０８に入力されて識別
される（ｓｌ　１　’）。この結果、データ転送可情報
１ｏ１であればデータ転送モードにシーケンスを移行す
る（８１２，８１３）。一方、データ転送不可情報＠１
１と識別されかつ）ＬＥＧ２１３１０のＢｌｂｉｔの内
容から単独指定であシ、かつ８２ｂｉｔの内容から１回
指定でおることが識別された場合、（ＴＨＦ２）１３１
５を設定するとともに、Ｂ几ＱＴＦ１３０１をリセット
してシーケンスを終了する（８１４゜８１５．８１６，
８１７）。しかしながら、ここでは発信パーティのＬＰ
ＩＱａは着信パーティの第１群ＭＰを群指定する選択条
件情報を送出しているため、ＲＥＧ３１３１４に受信し
た情報がデータ転送不可情報であることを識別した場合
、Ｔ−８ＥＱ−ＣＴＬ１３０８はＲＥＧｔ　１３０９の
下位３　ｂｉｔｓ　Ｂ１〜Ｂ３を０１＠加算する（１１
Ｂ）。この‘１’加算信号は同時に３　ｂｉｔカウンタ
（ＣＴｚ）１３１６にも入力される（８１９）。この動
作は群１一定で選択しようとした最初の着信プロセッサ
（ＭＰ）が話中状態であったため、同一群の次のプロセ
ッサを指定したことになる。′ｉ−ｓｗＱ−ｅ’ｒＬ１
３０８はこの後再度動作モードをサーチモードに設定し
上述した動作を繰返す。このシーケンスを繰返して空状
態のＭＰを選択しデータ転送を行なうが、　Ｃ１０１３
１６がカクンタ値＠８Ｉを出力したときはすべて第１群
ＭＰに対して起動をかけたがいずれも捕捉できないこと
になる（８２１）。この場合、Ｔ−８ＥＱ−ＣＴＬ　１
３０８は転送未完了終結フラグフリップフロップ（ＴＥ
ｋ゛２）１３１５をセットするとともにＢ凡ＱＴＦ１３
０１をリセットして処理を終結する。

以後、ＬＰＩＯａＯＬＰＵＯ１００はＭＰの平均保留時
間および平均待合せ時間を考慮して再起動を行なう。

ここでは、群指定された第１群ＭＰの内、プロセッサ３
０ａが捕捉された場合について述べる。

ＬＰｌｏａの’ｌ’−８ＥＱ−ＣＴＬ１３０８はサーチ
ＡＣＫモードでデータ転送可情報を受信すると、動作モ
ードをデータ転送モードに移行させ、モード信号＠１０
０’をＴ−８ＥＱ−ＣＴＬ　１３０８からデータ線９１
１に送出する（　８１２，８１３）。そして、ｃ’ｒ１
１３１１に設定されているデータ転送量に応じて送信メ
モリ（ＴＭＥＭ）１３１２に記憶されているデータの転
送を行なう（８２１）。ＣＴ１１３１１は１バイトデー
タ転送毎に‘１’カウントダウンされる（８２２）。こ
のカランタ値が１０１になると、Ｔ−８ＥＱ−ＣＴＬ　
１３０８は動作モードをモード信号”１０１”のデータ
転送モードに設定する（８２３゜８２４．８２５）。Ｔ
ＭＥＭＩ３１２から転送されるデータにはパリティジェ
ネレータ（ＰＴＹＧ）１３１９によりパリティピットが
付加される。転送データはＭｌ’　３０　ａの受信制御
回路３２００における受信メモリ（ＲＭＥＭ）３２１３
に記憶された（几９）後、ＭＰＵ３００に読出されて処
理される。データＡＣＫモードにおいては、ＭＰ３０ａ
の受信制御回路３２００におけるパリティチェック回路
（ＰＴＹＣ）（Ｋ）３２１４は転送データのパリティチ
ェックを常に行なっており、パリティエラーが生じたと
きはこの状態をＲ−８ＥＱ−ＣＴＬ３２０１および）（
、ＥＧＩＯ３２０７に通知する。データ転送の正常終了
、異常終了の状態はＲ−８ＥＱ−ＣＴＬ　３２０１によ
り識別される（凡１０）。また、データＡＣＫモードに
おいては、ＬＰｌｏａに対しＭＰ　３　Ｑ　ａのレジス
タ（ＲＥＧｌｏ）３２０７からデータ転送の正常終了ま
たは異常終了情報が返送される（几１１）。この情報は
ＬＰｌｏａの几ＥＧ４１３１７に設定される（８２６）
。以後、ＬＰｌｏａのＴ−８ＥＱ−ＣＴＬ１３０８は転
送完了終結フラグフリップ７０ツブ（’ｌ’ＥＦ１）１
３１８をセットするとともに、Ｂ）ＬＱＴＦ１３０１を
リセットし一連の送信シーケンスを終了する（８２７，
８１７）。

また、ＭＰＵ３００の几−８ＥＱ−ＣＴ、Ｌ　３２０１
は几ＥＮＬ）Ｆ３２１５をセットするとともに、Ｒ８Ｅ
ＱＦ’３２１６をリセットして一連の受信シーケンスを
終了する（ｔＬｔ　２　、　Ｒ１３）ＯＬＰＩ　Ｏａの
り、ＰＵＯ１００はＴＥＦｌ　　１３１８お！び几ＥＧ
３１３１４またはＴＥＦ２１３１５およびＲＥＧ４１３
１７を内部バス１０００を介して監視することによりデ
ータ転送完了状態を認識できる。

上述の処理過程において、ＬＰｌｏａ、１０ｘ、１０ｙ
のそれぞれがＭＰ３０ａ〜３０ｎめいずれかを選択する
場合、ｋＬＥ（）１　１３０９に設定するＭＰのプロセ
ッサ番号が常に第１群あるいは第２群プロセッサの最若
番を指定すると、ＭＰは常に若番よシ選択されるため、
ＭＰに対する負荷が偏シ好ましくない。たとえば、分散
制御サブシステムにおいては、システム監視のために５
Ｐ４Ｑが組込まれるのが、この８Ｐ４０が定期的に診断
を行なうとき、ＭＰのそれぞれを単独指定にて起動しよ
うとしても容易に最若番のＭＰを捕捉することが困難に
なる等の問題を生じる。しかしなから、この実施例の分
散制御サブシステムにおけるＬＰＩＱａ〜１ｏｙ　およ
びＴＰ２０は、代表的に詳細を示したＩ、Ｐｌｏａの構
成から理解できるように、）１．ＥＧＩ　１３０９に設
定するＭＰに対する着信プロセッサ番号の初期値はＬＰ
ＵＯ１００からの指定で任意に設定でき、かつＲ，ＥＧ
Ｉ　１３０９の下位３　ｂｉｔｓ　（Ｂｌ　〜Ｂ３　）
は”ｏｏｏ’〜＠‘１’’を回転するカウンターを構成
している。したがって、凡ＥＧ１１３０９に着信プロセ
ッサ番号を新たに設定する処理毎に“１１加算すること
により、最初に指定するＭＰを順次変えることができる
。これにより、上記問題の発生を防止しかつＭＰプロセ
ッサに対する負荷の平均化を図ることができる。

上述したｉ、ｐｔｏａからＭＰ３０ａへの情報およびデ
ータ転送の後、着信パーティのＭＰ　３０　ａにおける
ＭＰＵ３００は発信パーティのＬＰＩＱａからＦＢＩ３
２０の受信制御回路３２００（７）ＲＭＥＭ３２１３に
記憶された発呼に関するデータを内部バス３０００を介
して受信する。ＭＰＵ３００はＤＭＩ３４０およびＤＭ
ＢＵＳ８００を介してＤＭ８ｏをアクセスし５ＵＢ５０
８に対してＴ８Ｗｙ５０ｙに収容された空状態にあるＯ
凡Ｔ５１８をダイヤルトーン接続するために必要なトラ
ンク選択情報および空パス情報などの各種データをＤＭ
８０から読出す。そして、ＭＰＵ３００はＰＢＩ３２（
１）送信制御回路３２２０を制御してＬｐｌｏｙおよび
ＴＰ２０との間の送受信シーケンスにＩｉ１次入る。こ
の結果、空０几’ｉ”５１８はＴｓＷｙ　ｓｏｙの’ｒ
ｓｗｏ　５１１およびＨ８Ｗ６０のＨ８ＷＯ６０１を介
してＴＳＷａ５０ａのＴＳＷＯ５０１に接続される。こ
の過程において、ＭＰ３Ｑａがら０几Ｔ５１８の捕捉要
求を受信するＬｐｌｏｙは捕捉確認情報をＭＰ　３０　
ａに返送す′るとき、プロセッサ選択条件情報として話
中指定情報を用いる。

続いて、ダイヤルトーン接続処理過程におけるＭＰ３０
ａからＬＰｌｏａへの情報およびデータ転送動作につい
て述べる。ここでは、ＴＳＷａ５ＱａのＴＳＷＯ５０１
の空パスを選択接続して選択された空０１（Ｔ５１８を
ＳｔＪＢ５Ｑｇに接続する場合を例示する。ＭＰＵ３０
０は１）ＭＩ３４０およびｐＭＢＵｓ８００を介してＤ
Ｍ８Ｑをアクセスし、５ＵＢ５０８に対して空０ＲＴ５
１８を接続するために必要なＴＳＷＱ５０１の空パスデ
ータをＤＭ８０から読出す。そして、ＭＰＵ３００はＰ
ＢＩ３２０の送信制御回路３２２０を制御してＬＰｌｏ
ａに対する送信シーケンスに入る。ＭＰ３０ａのＴ−８
ＥＱ−ＣＴＬ　３２２１は上述したＬＰｌｏａの場合と
同様にしてバス使用権を獲得すると、サーチモードの第
１サーチモードクロツク（ＳＭＣＫＩ）のタイミングに
おいて、ＬＰｌｏａのプロセッサ番号”　００１１００
００（Ｂ７〜ＢＯ）’をＲＥＧＩ　３２２２からＰＢＵ
Ｓ９１のデータ線９１１に送出する。このプロセッサ番
号はＬＰＩＱａにおけるＰＢＩＯ１３０の几ＥＧ５１３
４１およびＰＢ‘１’３１のＲＥＧｓ（図示省略）に入
力され、二重化されたＬＰＵｏおよびＬＰＵＩ　　１０
０，１０１を共に指定することになる。しかしながら、
第２サーチモードクロツク（８ＭＣＫ２）のタイミング
において、ＭＰＵ３００のＲＥＧ２３２３３から送出さ
れる選択条件情報”０１０１０１００（Ｂ７〜ＢＯ）１
をＢ、ＥＧ６１３４２に受信し、ＤＥＳ２１３４４によ
りＲＥＧ７１３４３に予め設定されている状態情報と比
較することにより、一致したいずれか一方の１．ＰＵを
選定することができる。今、受信制御回路１３４０のＲ
ＥＧ７１３４３に設定されている状態情報は”０１０１
（８７〜Ｂ４）“であり、一方受信制御回路１３６０の
ＲＥＧ７（図示省略）に設定されている状態情報は”　
１０１０（８７〜Ｂ４）１であるため、ＬＰＵｏ　１０
０が選定されることになる。なお、几ＥＧ６１３４２の
追択条件情報（Ｂ７〜Ｂ４）はＰＥＤ几１３４５におい
て優先順位Ｂ４＞８５＞８６＞８７を与えられてＤＥＳ
　２１３４４に入力されるｏｌ（、ＥＧ６１３４２に入
力された選択条件情報（Ｂ３）はｌ、ＰＵＯ１００の士
／塞シ状態”０／１”を表示しているＲＥＧ８１３４６
の内容と１）ＥＳＩ　１３４７によ）比較され、この結
果により条件一致／不１ｔｉｔ報カ１（、−８ＥＱ−Ｃ
ＴＬ１３４８に入力される。ＲＥＧ５１３４１に入力さ
れたプロセッサ番号”００１１００００（Ｂ７〜ＬＩＯ
）”と凡ＥＧＩ１１３４９に予め設定されているプロセ
ッサ番号１００１１００００（８７〜ＢＯ）”とはマツ
チャ（ＭＡＴ）１３５０により比較され、一致した場合
はＤＥＳＩおよび１）ＥＳ２１３４７．１３４４にゲー
ト開放信号が送出される。このとき、ＭＡ’ｌ’１３５
０はプロセッサ番号の最下位ビットＢＯの内容を比較の
対尿外にしている。これは二重化されたＬＰＵＯ１００
およびＬＰＵＩ　１０１のいずれも’ＡＣＴ’または”
５ＴＢＹ”として動作させるようにする′Ｎ喪な意味が
ある。受信制御回路１３４０の他の構成要素つまり、　
ＲＩＶＩＥＭ１３５１はデータ転送モードにおいてＭＰ
３０ａからの転送データを記憶し、ｉ”１’ＹｅＨＫ　
１３５２は転送データと共に送信されてくるパリティピ
ットをチェックする。また、ＲＥＧ９　１３５３はＭＰ
３０ａに送信するデータ転送可／不可情報を蓄積し、几
Ｅ（）１０１３５４はプロセッサ３０ａに送信するデー
タ転送正常／異常終了情報を蓄積する。一方、ＭＰ３０
ａの送信制御回路３２２０はｈ：ｒｌｏａの送信制御回
路１３００とほぼ同様の構成要素を備える。し〃≧しな
がら、ＭＰ３０ａは他のプロセッサを群指定することが
ないため、ＣＴ２　ｘ３ｔ６を有さない。また、相手プ
ロセッサ番号を設定するｌ（、ＥＧ１３２２−２に対し
て番号情報を‘１’加算する構成を採用していない。

送信制御回路３２２０において、ＣＴＩカウンタ３２２
４゜Ｔ　Ｍ　Ｅ　Ｍメモリ３２２５．ルＥＧ３レジスタ
３２２６．　ＢＥＧ４レジスタ３２２７．Ｔｌ（、ＱＴ
Ｆフリップフロップ３２２８、ＴＥＦ１フリップフロッ
プ３２２９．ＴＥＦ２フリップフロップ３２３０．ＢＲ
ＱＴＦフリップフロップ３２３１　、ＢＡＣＫＦ７リツ
プフロツプ３２３２゜およびＰＴＹＧジェネレーター３
２３３はＬＰａｌＯａの送信制御回路１３００において
同−谷照符号を付して示したものとそれぞれ同一機能を
する。また、参照数字３２３４はバス使用権を獲得する
回路を示す。この実施例におけるすべてのプロセッサは
代表的に示したＬＰプロセッサ１０　ａ　ｏｆ’ＢＩｏ
　１３００およびＭＰプロセッサ３０ａのＰＢＩ３２０
にそれぞれ設けた送信／受信後先制御回路１３３０，３
２４０と同様の回路を備える。この回路１３３０．３２
４０は他のプロセッサとの間でデータの送信および受信
要求が同時に発生したとき、データ受信を優先させるよ
うに制御する。また、ＬＰ１０ａ〜ＩＯＸ、１０）’お
よびＴＰ２Ｑはそれぞれアクト／スタンバイ切換回路（
Ａ／５）１６０〜１７０，１８０，２２０を備える。

代表的に示すＬＰｌｏａのＡ／Ｓ回路１６０により、こ
れについて述べる。Ａ／Ｓ回路１６０は５ｐ４Ｑからの
指令を受信して二重化されたＬＰＵ□、ＬＰＵｌｌｏｏ
、１０１を’ＡＣＴ＠および”８ＴＢＹ’に相互に切換
設定する。つまＤ、Ａ／８回路１６０は８Ｐ４０からＭ
ＢＵＳ７０に送出されたプロセッサ番号”００１１００
００（Ｂ７〜ＢＯ）＠をＲＥＧ１２１６０１に受信する
。この受信番号と几ＥＧ１３　１６０２に予め設定しで
あるプロセッサ番号”　００１１００００（８７〜ＢＯ
）１とはマツチャ（ＭＡＴ）１６０３により比較され、
一致した場合はＭＡＴ　１６０３はＡＮＤ回路１６０４
にゲート開放信号を出力する。このゲート開放信号によ
、ＱＡＮＤ回路１６０４はＭＨＵＳ　７０を介して５Ｐ
４０から受信した切換信号を７リツプフロツプ１６０５
に入力する。７リツプフロツプ１６０５の第１の出力端
子（Ｑ）からの第１信号はＰＨＩＯ１３０の受信制御回
路１３４０のルＥＧ７１３４３のＢ４ｂｉｔにそのまま
の論理で設定される。

また、インバータ１６０６により論理反転された第１信
号はｆ（、ＥＧ７１３４３のＢ　５　ｂｉｔに設定され
る。

この結果、ｌ（、ＥＧ７１３４３のＢ４ｂ口に１０１ま
たＢ５ｂｉｔＫ　”　１　’が設定された場合、今まで
”ＡＣＴ’状態であったＬＰＵＯ１００は”５ＴＢＹ’
状態になる。一方、フリップフロップ１６０５の第２の
出力端子（Ｑ）からの第２信号、上記第１信号に対し反
転論理信号、はＰＢＩｌ　　１３１の受信制御回路１３
６０の１（ＥＧ７（図示省略）のＢ４　、８５　ｂｉｔ
ｓに設定されるが、　８５　ｂｉｔｓに入力される第２
信号はインバータ１６０６により論理反転される。この
結果、８４ｂｉｔに１１“また８５ｂｉｔに１０１が設
定サレ、今一１−Ｔ？＠ＳＴｌ：ＩＹ”状態であったＬ
ＰＵＩ　１０１は’ＡＣＴ”状態になる。上述したよう
に、５ｐ４０からの指令に基づきＡ／Ｓ回路１６０は二
重化されたプロセッサユニットの動作状態を任意に切換
設定できる。通常、８Ｐ４ＱはＭｌ：ｌＵＳ　７０およ
びＰＢＵＳ９１に接続されたすべてのプロセッサの各棟
障害情報をＭＢ（ＪＳ７０を介して‘１’次走査してい
る。たとえばＬＰＵＯ１００が自己の障害発生を線１６
０８を介してＡ／Ｓ回路１６０）Ｌ／レジスタ６０９に
設定しているとき、５ｐ４０からの走査があると障害情
報（ＡＬＭ）がレジスタ１６ｏ９がらＭＨＵＳ　７０を
介して５Ｐ４Ｑに送信される。このような場合、５ｐ４
０は切換指令を対応するプロセッサに送出する。

〔発明の効果〕

この発明によれば、呼処理および障害診断処理などの各
種の交換処理過程においてシステムに組み込まれた冗長
構成のすべてのプロセッサを任意に選択することができ
る。

また、この発明によれば、群指定される複数プロセッサ
に対する負荷を平均化することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロックダイヤグラ
ム；第２図は第１図に示すプロセッサに割当てられたプ
ロセッサ番号の一例を示す図；第３図はプロセッサ選択
条件の一例を説明する図；第４図（５）および第４図＋
８）は第１図に示すローカルプロセッサ、メインプロセ
ッサおよびバス制御回路の詳細樗成を示す図；および第
５区内および第５図（Ｂ）はプロセッサの送信および受
信シーケンスを示す図である。ローカルプロセッサ（ＬＰａ　〜ＬＰｘ、ＬＰｙ）１０
ａ〜１０Ｘ、１０）’、メインプロセッサ（ＭＰａ〜Ｍ
Ｐｎ）３０　ａ−’−３Ｏｎ、プロセッサバス（ＰＨ１
０）９１、プロセッサユニット（ＬＰＵＯ，ＬＰＵＩ、
ＭＰＵ）１００゜１０１．１１０，‘１’．１２０，１
２１．３００，３１０、プロセッサバスインターフェー
ス回路（ＰＢＩＯ，ＰＢＩＩ。ＰＢＩ）１３０，１３１，１４０°、１４１，１５０，
１５１，３２０゜３３０１アクト／スタンバイ切換回路
（Ａ／Ｓ）１６０第１図

Claims

【特許請求の範囲】

（１）ライン回路およびトランク回路を収容し同時に動
作可能な二重化された第１および第２通話路スイッチン
グ手段をそれぞれ有する複数の通話路スイッチと；前記通話路スイッチのそれぞれの前記第１および第２通
話路スイッチング手段と前記通話路スイッチング手段に
収容された前記ライン回路および前記トランク回路とに
それぞれ接続されかつ稼動および待機動作状態にそれぞ
れ設定されている二重化された第１および第２プロセッ
シング手段と、前記第１および第２プロセッシング手段
にそれぞれ接続された二重化された第１および第２イン
ターフェース手段と、前記第１および第２プロセッシン
グ手段の前記稼動および待機動作状態を相互に切換設定
する動作状態切換手段とをそれぞれ備える分散配置の複
数の第１プロセッサと；前記通話路スイッチ、前記ライン回路および前記トラン
ク回路に対する各種接続を制御するために単一プロセッ
シング手段と単一インターフェース手段とをそれぞれ備
える分散配置の複数の第２プロセッサと；前記第１プロセッサと前記第２プロセッサの間の各種情
報およびデータを転送するために前記第１プロセッサの
それぞれの前記第１および第２インターフェース手段と
前記第２プロセッサのそれぞれの前記インターフェース
手段とに接続された転送手段とから構成され；前記第１および第２プロセッサの前記インターフェース
手段のそれぞれが自己のプロセッサ番号情報を蓄積する
第１蓄積手段と、自己の動作状態情報を蓄積する第２蓄
積手段と、前記転送手段を介して発信パーティから着信
パーティのプロセッサ番号情報を受信する第３蓄積手段
と、前記転送手段を介して発信パーティから着信パーテ
ィのプロセッサ選択条件情報を受信する第４蓄積手段と
、前記第１および第３蓄積手段に蓄積された前記情報を
互いに比較する第１比較手段と、前記第２および第４蓄
積手段に蓄積された前記情報を互いに比較する第２比較
手段と、前記第１および第２比較手段の比較結果により
発信パーティに対して前記転送手段を介してデータ転送
可情報およびデータ転送不可情報のいずれかを送出する
手段と、発信パーティから転送されたデータの正常性を
識別してデータ転送正常終了情報およびデータ転送異常
終了情報のいずれかを発信パーティに返送しかつ対応す
る前記プロセッシング手段にデータ転送の終了状態を通
知する手段と、着信パーティを指定するためのプロセッ
サ番号情報を蓄積する第５蓄積手段と、着信パーティを
選択するためのプロセッサ選択条件情報を蓄積する第６
蓄積手段と、着信パーティから返送される前記データ転
送可情報および前記データ転送不可情報のいずれかを受
信する第７蓄積手段と、着信パーティから返送される前
記データ転送正常終了情報および前記データ転送異常終
了情報のいずれかを受信する第８蓄積手段と、前記第７
蓄積手段に前記データ転送可情報を受信したことを識別
して着信パーティへのデータ送信を遂行させる手段と、
前記第８蓄積手段に受信した前記データ転送終了情報を
識別して終了状態を対応する前記プロセッシング手段に
通知する手段とから構成されることを特徴とする分散制
御形電子交換システム。
（２）前記第１プロセッサの前記インターフェース手段
のそれぞれはそれの前記第６蓄積手段の前記プロセッサ
選択条件情報により群指定した前記第２プロセッサの１
つの前記インターフェース手段から前記データ転送不可
情報を受信する限り、前記第５蓄積手段に‘１’加算信
号を入力して前記番２プロセッサの他の１つを指定する
動作を前記‘１’加算信号を計数する手段からの計数値
と前記第２プロセッサの数とが一致する範囲内で繰返す
手段を備えることを特徴とする特許請求の範囲第１項記
載の分散制御形電子交換システム。