JPS62120711A

JPS62120711A - デジタルフイルタ

Info

Publication number: JPS62120711A
Application number: JP26048585A
Authority: JP
Inventors: Takashi Kawasaki; 隆志川崎; Tomio Minami; 南　富美夫
Original assignee: Toshiba Corp; Toshiba Audio Video Engineering Co Ltd
Current assignee: Toshiba Corp; Toshiba AVE Co Ltd
Priority date: 1985-11-20
Filing date: 1985-11-20
Publication date: 1987-06-02
Anticipated expiration: 2010-04-10
Also published as: JPH0732352B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明はデジタルフィルタに関する。

〔発明の技術的背景〕

近年、デジタル回路技術の発展に伴々い、テレビジ璽ン
信号もデジタル化して処理する回路が開発されている。

また、テレビジ１ン信号の伝送周波数帯域をデジタル技
術によυ圧縮して伝送するオフセット標本化伝送方式が
提案され、このデジタル回路においてはデジタルフィル
タが重要な役割を持っている。

第５図はテレビジョン信号のオフセット標本化伝送シス
テムの全体ブロックを示している。

アナログビデオ信号ＡＶは、入力端子１１を介して低域
フィルタ１２に供給され帯域制限を受け、次に、アナロ
グデジタル変換器１３に供給される。アナログデジタル
変換器１３では−、２ｆｓ　　のりａツクでサンプルが
行なわれる。アナログデジタル変換器１３からのデジタ
ルビデオ信号は、２次元周波数座標でみると、第６図（
ａ）の斜線で示す領域に存在する。横軸竺水平周波方向
の周波数、縦軸は垂直方向の周波数である。

ここでデジタルビデオ信号は、帯域圧縮のために２次元
フィルタ１４に供給される。この２次元フィルタ１４の
特性は、！６図Φ）Ｋ示すように設定されている。これ
は人間の目の感覚が斜め方向には解像度が低いという点
を考慮したもので、このような特性を用いても画面上は
大きな問題とｋら々いことを利用している。

次に、この２次元フィルタ１４の出力は、サブサンプリ
ング回路１５に供給され、ラインオフセットが行なわれ
る。ラインオフセットされたデータ配列を示すと、第６
図（ｃ）Ｋ示すようになる。Ｏ印がデータ点、×印が零
データ点つまり伝送されないデータである。サブ゛サン
プルは、周波数／Ｓのクロックで行なわれる。この処理
を行カうと、第６図（ｄ）に示すように、２７ｓの点で
折り返しが生じる。従って、この信号を、デジタルアナ
ログ変換器Ｚ６に通して伝送するようＫすれば、ｆＢの
帯域を−ｆ８に圧縮して伝送すること忙なる。デジタル
アナログ変換器１６の出力は、低域フィルター７Ｓ出力
端子１８を介して伝送される。

受信側では、入力端子ｚ９の受信信号を低域フィルタ２
０を介して抽出し、アナログデジタル変換器２１ＶＣ供
給する。従って、このアナログデジタル変換器２１から
は、第６図（ｄ）に示すような帯域の信号があられれる
。そして、この信号を、第６図（ｂ）に示すような特性
の信号に戻すために、２次元フィルタ２２に供給する。

つま夛、送信時とは逆の過程をたどることになム次に、
２次元フィルタ２２の出力（第６図Φ）。

（Ｃ））がデジタルアナログ変換器２３に供給され、ア
ナログビデオ信号に復元される。そして、このアナログ
ビデオ信号は、低域フィルタ２４を介して出力端子２５
に導出される。

ところで、上記の受信側における２次元フィルタ２２と
しては、例えば、第７図に示す構成のものが用いられる
。この例は、垂直方向５ライン、水平方向７タツプの信
号に順次フィルタ処理を行なう回路である。

アナログデジタル変換器２１の出力信号は、入力端子２
２１を介して、水平方向トランスパーサルフィルタ２７
．１水平ライン（Ｊ２Ｌ下ＩＨと称する）遅延器２６１
に供給される。ＩＨ遅延線２６１．２６２，２６３，２
６４　は直列接続され、各ＩＨ遅延線２６１，２６２，
２６３，２６４　　の出力は、ソレソれ水平方向トラン
スパーサルフィルタ２７１．２７２，２７３，２１４　
　に供給される。従って、図に破線で囲むブロックには
、垂直方向５ライン分のデータが確保され、各ラインの
データは、７タツプ分のフィルタ処理を順次行なう水平
方向トランスパーサ生フィルタ２７０〜２７４に供給さ
れることに々る。各水平方向トランスバーサルフィルタ
ｘ　ｙ　ｏ’−ｚ　７４　　でそれぞれ重み付けされた
出力データは、加算器２８０で加算され出力端子２２２
　に導出される。ＩＨ遅延器を用いるのは、第６図（ｂ
）に示したように、斜め方向の特性を設定している丸め
である。

ここで、水平方向トランスバーサルフィルタ２７０を取
）上げてその構成を第８図に示す。

即ち、入力端子２ｔＪｌ／Ｃ加えられる信号に対しては
、補間回路３０によって、零データが１サンプルおきに
挿入される。これｋよって％’７８のデータレートが２
７ｓのデータレートとされる。

補間回路３０の出力は、７１ｍの遅延素子３１１〜３１
７が直列接続された遅延器３１Ｊ／Ｃ供給される。ここ
で、各タップの信号に対して係数を乗じてフィルタ処理
を行なうために、例えば、遅延素子３１１，３１７　　
の出力が加算器３２１　で合成され係数乗算回路３３に
入力され、遅延素子３１２，３１６　　の出力が加算器
３２２　で合成され係数乗算回路３４に入力され、遅延
素子３１３，３１５　　の出力が加算器３２３で合成さ
れて係数乗算回路３５に入力される。また遅延素子３Ｉ
５　の出力は、直接係数乗算回路３６に供給される。各
係数乗算回路３３〜３６の出力は、加算器３２で加算さ
れ出力端子に導出される。ここで、第８図の回路では、
データレートが２１ｓになっている。従って係数乗算回
路３３〜３６においてそれぞれ係数を乗算するＫは動作
速度が速すぎる。

従って、動作速度を落すために、第９図に示すような２
相構造の乗算回路が使用される。係数乗算回路３３を取
出して説明する。加算器３２１　　からの入力信号は、
入力端子３３１　　を介して遅延素子３３２　に供給さ
れ、’２１ｓ　　のレートで遅延され、次段の遅延素子
３３３　に供給される。

ここで、遅延素子３３２，３３３　　の出力は、４３の
レートで駆動される遅延素子３３４〜３３５にそれぞれ
供給され、この遅延素子３３４，３３５の出力が係数器
３３６，３３７　　にすれぞれ供給される。従って、係
数器３３６，３３７　　においては、動される遅延素子
３３８，３３９　　を介したのち、’／ｓのレートで駆
動されるマルチプレクサ３４０に供給され、　最終的に
２７ｓのデータレートに復元される。

〔背景技術の問題点〕

上記した２次元フィルタによると、遅延素子数を多く必
要とし、特に水平方向トランスパーサルフィルタ内部が
極めて複雑化している。このため、ハードウェア規模が
大きくなり、その改善が望まれている。また、係数乗算
回路の各々において、動作速度を落すために２相構造な
採用することは、八−ドウエア規模に多大な影響を与え
る。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、回
路規模を大幅に縮小することができ集積化に有効なデジ
タルフィルタを提供することを目的とする。

〔発明の概要〕

この発明は、例えば第１図、第２図に示すようにサブサ
ンプルされた周波数１８のデータを受ける遅延素子４１
〜４４の各素子に２個のデータ（１ｆｌＩＩは零データ
）が存在するものとみなして、２７ｓのデータを想定し
、フィルタ演算回路を形成するものである。

〔発明の実捲例〕

以下この発明の実抱例を図面を参照して説明する。

第１図、第２図はこの発明のデジタルフィルタの基本原
理を示す。伝送されてくるデータは、１サンプルおきに
サブサンプルされたデータである。今、Ｑ印の点が実際
のデータであり、Ｘ印の点が零データであるものとする
。

伝送データは帯域圧縮されて、実際にはｆ８のサンプル
レートであるが、この発明では信号を再生するに当って
は零データが内挿されているものと考え、第１図のよう
に○印とＸ印の点のデータを１組として扱い、この１ｍ
を１つの遅延素子に対応させる。

第２図は、上記の伝送データに対してフィルタ処理を行
なうデジタルフィルタであり、入力端子４０に供給され
るデータは、遅延素子４Ｉに入力される。遅延素子４１
，４２，４３．４４は、直列接続されており％　　／ｓ
のクロックで駆動される。このフィルタは、２ｆ８レー
トのデータを７タツプの遅延出力から導き出して処理す
るのと等測的に同じ作用を奏する。

次に、遅延素子４１．４４の出力は加算器４５に供給さ
れ、その加算出力はラッチ回路５０に入力される。また
、遅延素子４２．４３の出力は加算器４６に供給され、
その加算出力はラッチ回路４９に供給される。更に、遅
延素子４２゜４４の出力は加算器４７に供給され、その
加算出力はラッチ回路４８に供給される。そして、係数
を乗算すべき信号の出力端子５１，５２．５３５４は、
ラッチ回路４８、遅延素子４４、ラッチ回路４９．５０
から導出される。

次に、上記の回路の原理を第１図のデータを参照しなが
ら説明する。

今、第１図（ａｌの破線で囲むブロックのデータが、各
遅延素子４１〜４４に存在する本のとする。

また、フィルタの中心点のデータをａＯとし、左右対称
（時間軸方向）に配列したデー・夕を中心からａｌ、ａ
２．ａｌとする。第１図（ａｌのデータ配列のもとでは
、加算器４５、ラッチ回路５０の系統では、データａ３
　（奇数番目）の合成信号が得られ、加算器４６、ラッ
チ回路４９の系統では、データａｌの合成信号が得られ
る。また、加算器４７、ラッチ回路４８の系統では、上
記のベアのデータは、猪期間で１サンプル分シフトする
ものとみなしたから（同図（ｂ））、データａ２　　（
偶数番目）の合成信号として抽出することができる。ま
た、データａＯに関しては、同図（ｂｌに示すように、
遅延素子４３から取り出してラッチすれば良いが、その
タイミングは、遅延素子４４で得られるので、この遅延
素子４４の出力を端子５２に導けば良い。

上記の回路の遅延動作、ラッチ動作の周波数はｆ８であ
り、出力端子５１〜５４にあられれる信号に係数を乗算
するには、充分な時間的余裕が生じる。

以上の原理！／ｃ基づくデジタルフィルタは、第３図の
ように構成される。第２図と対応する箇所忙は、同一符
号を付して説明する。

データａ２．ａＯ，ａｌ、ａｌ　は、それぞれ係数器６
１，６２，６３．６４　　に供給され、この係数器６１
〜６４の出力はそれぞれ周波数／Ｓで駆動されるラッチ
回路６５．６６．６７．６８　　に供給される。次に１
ラッチ回路６５．６６の出力が加算器６９で加算され、
その加算出力がラッチ回路７１でラッチされる。また、
ラッチ回路６７゜６８の出力が加算６７０で加算され、
その加算出力がラッチ回路７２でラッチされる。従って
、ラッチ回路７１．７２からは、第１図（ａ）の状態を
想定した合成信号と、第１図（ｂ）の状態を想定した合
成信号とがそれぞれ得られ、セレクタ７３に供給される
。これらの信号は、周波数／Ｓで切換え選択されて、ラ
ッチ回ｇ３７４に供給される。このラッチ回路７４は、
２ｆｓの周波数で駆動されている。従って、ラッチ回路
２４からは、第６図（ｂ）に示す特性の再生データが得
られる。

上記デジタルフィルタ（第２図）の場合、コの回路ブロ
ック１つで水平方向トランスパーサルフィルタとしての
機能を持つことになる。従りて、第８図、第９図の回路
を合わせた水平方向トランスパーサルフィルタに比べて
格段に遅延素子数は低減されることになる。第１図では
、機能をあられすために、ラッチ回路４８〜ＳＯ。

６５〜６ｇ、７１，７２．７４として表現したがこれは
、遅延素子４１と同じ構成のものである。

この発明のデジタルフィルタを第７図の水平方向トラン
スパーサルフィルタ２７０〜２７４にそれぞれ用いれば
、２次元フィルタの回路規模は格段と低減される。

第４図は、この発明を、水平方向トランスパーサルフィ
ルタ８８〜９０に用いた２次元フィルタである。ＩＨ遅
延線８１〜８４は、５ラインの各部分データを用いてフ
ィルタ処理を行なえるように配列されている。入力端子
８０とＩＨ遅延線８４の出力を加算器８５で加算し、Ｉ
Ｈ遅延線ＩＩＩ、８３の出力を加算器８６で加算し、ま
たＩ　Ｈ遅延線８２の出力と固定データを加算器８７で
加算している。これは、ＩＨ遅延線８２の出力を中心デ
ータとみガし、垂直方向に対称となるペアのデータは、
同じ係数を掛けてモ良いからである。トランスパーサル
フィルタ８８〜９０の出力データは、入力データのサン
プルレートの２倍のレートになっており、加算器９１で
加算されて出力される。

〔発明の効果〕

以上説明したように、この発明は回路規模を大幅に低減
できるデジタルフィルタを提供できる。

【図面の簡単な説明】

第１図、第２図はこの発明の基本原理を説明するのに示
したデータ列と回路を示す図、第３図は二〇発ＩＪＱの
一実崩例を示す回路図、第４図はこの発明を用いた２次
元フィルタの例を示す１＆、第５図は、テレビジョン信
号のオフセット標本化伝送システムのブロック図、第６
図Ｔａ）〜（ｄ）はそれぞれ第５図の各部回路の出力特
性を示す説明図、第７図は第５図の２次元フィルタの構
成を示す回路図、＠Ｓ図は＠７図の水平方向トランスバ
ーサルフィルタの構成を示す回路図、第９図は第８図の
係数乗算回路の構成を示す回路図である。４１〜４４・・・遅延素子、　　４５〜４７・・・加算
器４８〜５０・・・ラッチ回路、６１〜６４・・・係数
器出願人代理人　　弁理士　鈴　江　武　彦第４図

Claims

【特許請求の範囲】

（１）ｎ個の遅延素子が直列接続されて初段にサンプル
されたデータが入力され、かつ前記データのサンプルレ
ートで駆動される遅延器と、前記ｎ個の遅延素子のそれ
ぞれの中に２個のデータが存在するものとみなし、かつ
このデータ列の中心の第１のデータが、ｎ／２個目の第
１の遅延素子に存在するものとみなし、前記第１のデー
タを中心に時間軸方向の前と後に対称に存在する奇数番
目のペアとなるデータ同志を加算し、各ペアとなるデー
タの加算結果及び前記第１のデータにそれぞれ係数を掛
ける複数の第１の演算手段と、前記第１の演算手段の出力を加算する第１の加算手段と
、前記ｎ個の遅延素子のそれぞれに設定した２個のデータ
が、時間軸方向へ１個分シフトしたものとみなし、前記
第１のデータのシフト位置を中心にして時間軸方向の前
と後に対称に存在する偶数番目のペアとなるデータ同志
を加算し、各ペアとなるデータの加算結果にそれぞれ係
数を掛ける複数の第２の演算手段と、前記第２の演算手段の出力を加算する第２の加算手段と
、前記第１、第２の加算出段の出力を前記サンプルレート
で交互に選択導出するセレクタ手段と、前記セレクタ手段の出力を前記サンプルレートの２倍の
速さでサンプルして出力する手段とを具備したことを特
徴とするデジタルフィルタ。