JPS621203U - - Google Patents

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JPS621203U
JPS621203U JP9146885U JP9146885U JPS621203U JP S621203 U JPS621203 U JP S621203U JP 9146885 U JP9146885 U JP 9146885U JP 9146885 U JP9146885 U JP 9146885U JP S621203 U JPS621203 U JP S621203U
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counting
circuit
memory
comparing
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【図面の簡単な説明】
第1図は、本考案の一実施例のデイジタル式シ
ーケンス制御装置の系統図、第2図は、デイジタ
ル式シーケンス制御装置の演算処理流れ図、第3
図は、計数及び比較回路の演算処理流れ図、第4
図は、第1図の回路をもとに第2図、第3図の流
れ図順に従つてタイムチヤート化した図、第5図
はAND,OR回路で計数回路を構成した系統図
である。 1…デイジタル式シーケンス制御装置、2…O
N,OFFの入力信号、3…スキヤニング回路、
4…計数及び比較回路、5…シーケンス制御ロジ
ツク回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 四則演算機能を持たないデジタル式シーケンス
    制御装置において、 多点のオン・オフ入力信号を一個のメモリに置
    き換える処理をするスキヤニング回路と、前記メ
    モリの信号状態をもとにアンドゲートとフリツプ
    フロツプのセツト・リセツトの演算処理遅れを利
    用して前記入力信号の個数の計数及び計数の大小
    比較を行う計数及び比較回路を設けたことを特徴
    とする入力信号個数の計数及び比較回路。
JP9146885U 1985-06-19 1985-06-19 Pending JPS621203U (ja)

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JP9146885U JPS621203U (ja) 1985-06-19 1985-06-19

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JPS621203U true JPS621203U (ja) 1987-01-07

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ID=30647383

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JP9146885U Pending JPS621203U (ja) 1985-06-19 1985-06-19

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