JPH0354050U - - Google Patents

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JPH0354050U
JPH0354050U JP11311789U JP11311789U JPH0354050U JP H0354050 U JPH0354050 U JP H0354050U JP 11311789 U JP11311789 U JP 11311789U JP 11311789 U JP11311789 U JP 11311789U JP H0354050 U JPH0354050 U JP H0354050U
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JP
Japan
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circuit
interrupt
input
microprocessor
output
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JP11311789U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例の回路図、第２図及
び第３図は第１図の割り込み回路を用いたときの
割り込み処理を説明するためのタイムチヤート及
びフロー図、第４図は従来の割り込み回路を示す
回路図、第５図は第４図の割り込み回路における
レベルセンス割り込みの動作を示すタイムチヤー
ト、第６図及び第７図は第４図の割り込み回路を
用いたときのエツジセンス割り込みの割り込み処
理を説明するためのタイムチヤート及びフロー図
である。 １０……マイクロプロセツサ、１１……割り込
み端子、２０……双方向データバス、３０……割
り込み回路、３１，３２……ラツチ回路、３３…
…ＯＲ回路、３４……ステータス入力レジスタ、
３５……割り込みクリアレジスタ、３６……第１
のＡＮＤ回路、３７……第２のＡＮＤ回路。

Claims (1)

  1. 【実用新案登録請求の範囲】 複数の割り込み信号を入力して保持するために
    割り込み信号数に応じて設けたラツチ回路と、各
    ラツチ回路の出力を導入して割り込み状態をマイ
    クロプロセツサが読み込むためのステータス入力
    レジスタと、前記各ラツチ回路の出力の論理和を
    とるＯＲ回路と、マイクロプロセツサの書き込み
    処理によつて割り込みクリア信号を発生する割り
    込みクリアレジスタとを具備した割り込み回路に
    おいて、 前記割り込みクリア信号の論理積をとる第１の
    ＡＮＤ回路を設けると共に、この第１のＡＮＤ回
    路の出力と前記ＯＲ回路の出力の論理積をとる第
    ２のＡＮＤ回路を設け、この第２のＡＮＤ回路の
    出力をマイクロプロセツサの割り込み端子に入力
    することを特徴とする割り込み回路。
JP11311789U 1989-09-27 1989-09-27 Pending JPH0354050U (ja)

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JP11311789U JPH0354050U (ja) 1989-09-27 1989-09-27

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JPH0354050U true JPH0354050U (ja) 1991-05-24

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JP (1) JPH0354050U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH065591U (ja) * 1992-06-30 1994-01-25 展子 海野 携帯用石鹸

Cited By (1)

* Cited by examiner, † Cited by third party
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