JPS62118473A - アキユムレ−タ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の第１１用分野 本発明は、数学上の加算を連続的に行う麺類のアキュム
レータ装置ｋに関する。

従来の技術 このような機能を行うのに適する電気回路は容易に入手
できるが、構成部品の速度能力に比べて演貧が相当遅く
又正確さが制限されていた。アキュムレータは周波数シ
ンセサイザ回路内で使用されており、基準周波数を正確
に分割するために事実上色・用されていて必要な低周波
数値を生成している。分割周波数は、アキュムレータが
出力パルス、すなわち通常は桁上はパルスを発生する速
度から成っており、これ故殺大出力周波数はアキュムレ
ータの動作速ＩＷに依存する。

発明の目的 本発明は、改良型のアキュムレータ装置を提供すること
である。

本発明の第一の特徴によりは、マルチビットデジタル叙
を＠梢加算するアキュムレータは、複数の単一ビット加
算としてそれぞれの加習を行うための手段を備えていて
、部分和及び桁上げの結果がそれぞれの部分和レジスタ
及び桁上げレジスタに別々に集合される。

本発明の第二の特徴によれば、アキュムレータ装置は、
部分和レジスタを（ｉｋｔえており、このレジスタは、
デジタル数を連続加″ｆ４−シた現在の部分和を保持す
るための複数のハｆ定の段を有しており、前記複数の単
一ビット加１４　Ｋ？は、デジタル数の各各のビットを
現在の部分和及び桁上は飴に加嘗、シて新たな現在の部
分和及び現在の桁上げ値を生成し、新たな現在の部分オ
■が前記の和レジスタに入力され、現在の桁上げ値が多
段桁上はレジスタのそれぞれの段に入力される。そして
、このアキュムレータ装置は、更に、出力信号として桁
上はレジスタの最上位ビットを利用する手段を備えてい
る。桁上げレジスタの段は、単一ビット加算器のそれぞ
れの入力に結合されていて、単一のステップでデジタル
数の各々の次の上位ビット及び部分和と共に合成される
のが望ましい。

発明の要約 デジタル数値は、一般的に、一定ではなく時々変更され
る。単一ビット加勢。器の動作は、クロック信号によっ
て制御され、全加胸器において加算はクロックパルスが
発生するときに同時に行なわれる。前記の質が変更され
るときに、新たな値がヒツトづつに基づいて現在の値を
変更し、最下位ビットで開始して連続するより上位ビッ
トがそれぞれのクロックパルスの発生ごとに変更される
。

こうすることによって変更周期の間部分利及び桁上げ値
を正しく形成するときの不連続が回避される。

本発明は、周波数シンセサイザにおいて周波数分割器を
構成し、この周波数シンセサイザにおいて正確な既知の
値を有する安定な基準周波数が整数値又は分数値のいず
れかによって分割されて同様な値及び安定性を有するよ
り低い周波数を生成する。分割比を変更することによっ
て、出力周波格のみを使って、広範囲の周波数にわたっ
て正確に？Ａ整される。

本発明の場合において、クロック信号が基準周波数を示
し、デジタル数けそ力、ぞれのクロックパルスで発生す
る位相変化に関連し、そして桁」二はレジスタの最上位
ビットを発生する速度が必要とされる周波数出力を示す
。本発明のアキュムレータは、人力クロック周波数と結
果として生じる出力周波数値との関係が固定しておらず
、高速で変更することができそれ釦よって合成出力周波
数信号を周波数変調することができるという利点を有し
ている。！ 本発明は、拡張することによって高速動作する汎用アキ
ュムレータとして動作可能であるので、この目的に限定
されるものではない。

本発明は、実施例が添付図面に記載されている。

実施例 第１図について説明すると、周波数シンセサイザは理想
的なアキュムレータ装置を備えていて、このアキュムレ
ータ装置は４３％の３コビツトアヤユムレータ１及び３
コビツトデータレジスタ２から構成されている。３コビ
ツトの２進数値で示されたデータがライン（線）８を介
してデータレジスタ２に入力される。基準周波数源４の
周期によって示されるクロックツやルスが発生する毎に
、このデジタル数値がアキュムレータに入力され、アキ
ュムレータの以前の内容に加算される。このように、例
として、ＳクロックｉＪ？ルス経過後、そのアキュムレ
ータの内容がデジタル値の３倍と等しくなる。累積和が
アキュムレータの容量を越えると、オーバフロー、すな
わち桁上げパルスが出力ライン５上に出力され累積和の
うちの最上位のｇビットがライン６上に出力される。一
連の桁上げパルスは、要求されている出力周波数を示し
ており、この出力周波数は、“クリーン・アップフィル
タを介して供給される。”クリーン・アップ”フィルタ
は、狭帯域トラッキングフィルタ？から成る。原則的に
、データ入力ライン８は、単一のリード線であり、この
リード線を介して＋ｒＩ報が連続形式で入力されるが、
このデータは、レジスタ２からアキュムレータ１に３２
本の平行線を介して転送される。出力ライン６は、ｇ本
の平行線から成っている。そのようなアキュムレータ装
置を従来のように直接実施することに伴う欠点は次の点
である。最徒の和が決定されないうちにデジタル値の３
２ピツトの各々に関連した桁上げ・やルスを転送するこ
とが必要なので、クロックパルスの発生の毎に行う計算
の性質が相対的に祷雑なのでアキュムレータの動作が非
常に遅いことである。

第一図を参照すると、本質的に高速動作の可能なアキュ
ムレータ装置の図が示されている。主データレジスタ１
０は、第１図に示されたデータレジスタ２に一般的に相
当する。この主データレジスタ１０の機ｆＩ＠は、デジ
タルワードを保持することであシ、このデジタルワード
はリード線ｌｌ上に与えられた高速クロックパルスが発
生する毎に蓄積的に加算される。高速クロックツやルス
は、非常に安定で正確な基準周波数源から得られる。こ
れらのクロックパルスは非常に隔い周波数、一般ＫＩｆ
ｉ、！−θＯＭＨａのオーダで発生するので、全体とし
てデータをアキュムレータに非常に高速で供給させるこ
とには不便である。従って、補助データレジスタ１２が
提供されていて、このレジスタ１２に対してデータが単
一ライン１３を介して比較的低速で順次入力される。案
込み速度は、ライン１４を介して低速のクロック信号の
動作で決定され、そして新たなデータがライン１５上で
偵荷Ｍ号の制御のもとてこの低速度で入力される。

最下位のビットを憬初に入力し、そして最上位のビット
（３２番目のビット）を愛後に入力して、新たなデータ
が連続的にタイミングのとられた方法で主レジスタ入力
されるけれども、補助データレジスタ内に保持されたデ
ータは、３，２本の平行線を介して主データレジスタの
相当する段に転送される。以下に記載されるように、デ
ータ入力のＩＰ、が変わるときに、この方法を使用する
ことによってアキュムレータの転送動作がスムーズにな
る。

主レジスタｌＯの３−のデータ段は、それぞれ、３２ケ
の／ビット今加＄６１６の７つに接続されている。これ
らの／ビット全加算器は、それぞれ、和出力及び桁上げ
出力を有している。その和出力は、３２ビツトの１【ル
ジスタ１７のそれぞれの段に入力され、桁上げビットは
、桁上げレジスタ１８０類似する段に入力される。和レ
ジスタと桁上げレジスタのそれぞれの出力Ｂ：、３．２
ヶの／ビット加算器１６のそれぞれの入力に帰還されて
いる。しかし、桁上げビットの場合に、ビット僧／から
３／が左に移動され、その後加聯−器１６に加えられる
。そして空の第下位ビットは、零にセットされる。桁上
げレジスタの最上位ビット、すなわち、３２番目のビッ
トは、出力線１９に出力され、必要に応じて利用される
。

オーバーフローパルスを示す桁上げレジスタのこの最上
位ビットは、それ自体で十分多くの応用がされている。

もしアキュムレータが第１図に示された周波数シンセサ
イザの一部を形成することがこの応用の一つである。

線１Ｂ上のデータ入力の値を変えることＫよって線１９
上にオーバーフローパルスを生成する速度が変えられ、
そして周波数シンセサイザの揚台にデータ値が変えられ
るときに異なる出力周波数が生成され、又はもしデータ
が連続的に変化するならば対応する出力信号の周波数変
調が生成される。適切なデータ変更も容易になされて位
相又はデータ変調を生じさせる。急激な変ｖＰは、位相
又は周波数シフトキーイングシステムにおいて有用な出
力信号になる。

第、２＋＊＋に示された形態において、特定ビットの変
ｙ効来がビット位置に依存する遅れをもって桁上は出力
に伝達されるので、データ入力値の急激な変化によって
整定時間をわずかに必要とする全加電−器の動作に不連
続が生じる。もし少数の離散周波数値が必要であるなら
は、この整定時間は容認される。しかし、データ値の変
化が非常に尚迷で生じるときデータレベル入力値の変更
がそれ自体で周波数変調を示すならば、この整定時間は
明らかに容認されない。

既に述べたように、データは補助レジスタ１２に入力さ
れ、その後主レジスタｌＯに転送されて利用される。デ
ータ値を変更したいとき、新たなデジタルワードを線１
Ｂを介して連続的に補助レジスタ１２に入力する。その
後、次の高速クロックパルスの発生時に３．２ピット全
体を主レジスタ１０に入力せずに、最下位ビットで始ま
り７度に／ピット入力する。このように、主データレジ
スタの段の現に存在している内界がそれぞれ新たなデー
タによって７度に７つづつ変更されて、最稜ＫＦｉ１つ
の値の全てが主レジスタに存在するようになる。全ピッ
トの変更効果が各々のピッ）Ｋ加えられた選択遅延によ
り同時に起こるので、この方法によって桁上は出力に単
一の急激な遷移が与えられる。

ある応用に対しては、最終加算値を知ることが必要とさ
れる。これまでオーバーフロー信号のみが発生しておシ
、そしてこの信号は、最上位ピッ）（ＭＳＢ）を示して
いる。重みが減少する面しこ更に加算ビットを得るため
に、直列接続された別の段２０が必要となる。段は、そ
れぞれ、加算器１ｆｌｌｃ類似する３２ケの／ビット全
加算器２１１桁上げレジスタ２２及び和レジスタ２８か
ら成っている。最上値の次のビットは、最初の付加段の
出力２４で得られる。上位ビットが出力値において必要
とされるので多くの段が与えられている。

ある応用に対して少数の選択されたビットが和の出力値
を形成するために必要であるので、付加段は３２ケの／
ビット全加算器及び３２ピツトレジスタを必ずしも必要
としない。それぞれの付加段の動作において／クロック
周期の固有の遅れのために、リード＃ｉ！１９上の遅延
を考慮して前段の出力を、遅延線又は双安定等によって
適当な数のクロック周期分だけ遅延させるべきであシ、
その結果全有効ビットが同時に利用される。この方法で
は、アキュムレータが動作して通常の和の出力値を与え
、速度（全体の遅延）が犠牲になるが必要とされる度合
の正確さが保証される可能性がある。

【図面の簡単な説明】

第１図は理想的なアキュムレータ装置を備える周波数シ
ンセサイザを示し、第２図は本発明によるアキュムレー
タ装置を示す。 ■・・・・・・３．２ビツトアキユムレータ、２・・・
・・・３２ピツトデータレジスタ、４・・・・・・基準
周波数、　　１０・・・・・・主レジスタ、１２・・・
・−・補助３．２ピツトレジスタ、１６・・・・・・全
加算益、　　１７・・・・・・和レジスタ、１８・・・
・・・桁上げレジスタ。 図面の浄書（内容に変更なし） 手続補正書く方式） １．事件の表示　　　昭和６０年特許Ｗ４第２５３６２
３号２、発明の名称　　　　　アキュムレータ装置３、
補正をする者 事件との関係　　出願人 名称　　　ゼ　マルコーニ　コムパニー　リミテッド４
、代理人

Claims (8)

【特許請求の範囲】
1. （１）複数の単一ビット加算としてそれぞれの加算を行
   ない、部分和及び桁上げの結果をそれぞれの部分和レジ
   スタ及び桁行げレジスタに分離して集合する手段を備え
   ていてマルチビットデジタル数の蓄積和を生成すること
   を特徴とするアキュムレータ装置。
2. （２）デジタル数を連続して加算することからなる現在
   の部分和を保持するための所定の複数段を有する部分和
   レジスタを備えており、前記複数の単一ビット加算器は
   前記デジタル数のそれぞれのビットを前記現在の部分和
   及び桁上げ値にそれぞれ加算して新たな現在の部分和及
   び現在の桁上げ値を生成し、前記現在の部分和は前記部
   分和レジスタに入力され、前記現在の桁上げ値は多段桁
   上げレジスタのそれぞれの段に入力され、さらに出力信
   号として前記桁上げレジスタの最上位ビットを利用する
   ための手段を備えることを特徴とするアキュムレータ装
   置。
3. （３）前記桁上げレジスタ段が前記単一ビット加算器の
   それぞれの入力に結合されていて単一のステップで前記
   デジタル数のうちそれぞれの次の上位ビット及び前記部
   分和に結合されている特許請求の範囲第（２）項記載の
   アキュムレータ装置。
4. （４）最下位ビットから開始して連続するより上位ビッ
   トをクロックパルスが発生するたびに変更するように、
   ビットづつに基づいて前記デジタル数の値を変更するた
   めの手段が与えられている特許請求の範囲第（２）項記
   載のアキュムレータ装置。
5. （５）前記桁上げレジスタ及び前記部分和レジスタのそ
   れぞれの内容が別の複数の単一ビット全加算器に供給さ
   れ、前記別の複数の単一ビット全加算器においてそれぞ
   れの和要素が対応する桁上げ要素に加算されて別の桁上
   げ値及び部分和値をそれぞれのレジスタに発生させ、前
   記別の桁上げ値の最上位ビットが出力信号として使用さ
   れる特許請求の範囲第（２）項記載のアキュムレータ装
   置。
6. （６）直列の別の段及びそれぞれの部分和レジスタと桁
   上げレジスタが与えられており、前記別の段はそれぞれ
   前記別の複数の単一ビット全加算器を有しており、連続
   するそれぞれの段が漸次より重みの少ないビットを最終
   の和の値に与える特許請求の範囲第（５）項記載のアキ
   ュムレータ装置。
7. （７）添付図面の第２図に記載され説明されたアキュム
   レータ装置。
8. （８）アキュムレータが基準周波数源から制御値を有す
   るより低い出力周波数を生成するように動作し前述の特
   許請求の範囲のうちのいずれかに記載されたアキュムレ
   ータ装置を含んでいる周波数シンセサイザ。