JPS62117049A - デイジタルデ−タ転送システム - Google Patents
デイジタルデ−タ転送システムInfo
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- JPS62117049A JPS62117049A JP61258058A JP25805886A JPS62117049A JP S62117049 A JPS62117049 A JP S62117049A JP 61258058 A JP61258058 A JP 61258058A JP 25805886 A JP25805886 A JP 25805886A JP S62117049 A JPS62117049 A JP S62117049A
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- buffer memory
- unit
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- buffer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
- G06F3/0601—Interfaces specially adapted for storage systems
- G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
- G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
- G06F3/0656—Data buffering arrangements
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- Bus Control (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
この発明は、一般に、電子データ処理システムに関する
ものであり、特に、コンピュータのようなホスト装置と
、記録媒体との間でディジタルデータを転送するための
システムに向けられる。
ものであり、特に、コンピュータのようなホスト装置と
、記録媒体との間でディジタルデータを転送するための
システムに向けられる。
コンピュータに蓄積されたデータを必要としないタスク
に対してコンピュータが用いられるべきときは、そのよ
うなデータを、記録テープまたはディスクのようなバッ
クアップ記録媒体へ転送するのが普通である。このよう
なデータが再度要求されるときは、それは記録媒体から
コンピュータへ転送して戻される。
に対してコンピュータが用いられるべきときは、そのよ
うなデータを、記録テープまたはディスクのようなバッ
クアップ記録媒体へ転送するのが普通である。このよう
なデータが再度要求されるときは、それは記録媒体から
コンピュータへ転送して戻される。
典型的には、そのようなデータ転送システムは、ディジ
タルデータを記憶するための記憶場所のマトリクスを有
するバッファメモリと、データを記録のため目的記録媒
体へ転送するための書込インターフェイスユニットと、
目的記録媒体からのデータを読出しかつ処理するための
読出インターフェイスユニットと、ホスト装置およびバ
ッファメモリ間でデータを転送し、動作の書込モードの
間にバッファメモリから書込インターフェイスユニット
へデータを転送し、かつ動作の検索モードの間に読出イ
ンターフェイスユニットからバッファメモリヘテータを
転送するための、バッファインターフェイス制御ユニッ
トとを含む。ホスト装置とバッファメモリとの間のデー
タ転送は、バッファメモリと、書込および読出インター
フェイスユニットとの間のデータ転送とは非同期である
。
タルデータを記憶するための記憶場所のマトリクスを有
するバッファメモリと、データを記録のため目的記録媒
体へ転送するための書込インターフェイスユニットと、
目的記録媒体からのデータを読出しかつ処理するための
読出インターフェイスユニットと、ホスト装置およびバ
ッファメモリ間でデータを転送し、動作の書込モードの
間にバッファメモリから書込インターフェイスユニット
へデータを転送し、かつ動作の検索モードの間に読出イ
ンターフェイスユニットからバッファメモリヘテータを
転送するための、バッファインターフェイス制御ユニッ
トとを含む。ホスト装置とバッファメモリとの間のデー
タ転送は、バッファメモリと、書込および読出インター
フェイスユニットとの間のデータ転送とは非同期である
。
ホストユニットから目的記録媒体へデータを転送しかつ
次いでホストユニットへデータを転送し戻す途中でデー
タに、時々エラーが生じる。そのようなエラーを訂正す
るために、エラー検出コードキャラクタおよびエラー訂
正コードキャラクタが、予め定められた記録フォーマッ
トに従って、そのデータのために計算されかつそれらの
キャラクタにはデータが散在しかつそれらのキャラクタ
がそのデータとともに目的記録媒体上に記録される。検
索モードの間に、読出インターフェイスユニットによっ
て読出されたデータは、読出されたデータにおける何ら
かのエラーを検出するため、記録されたエラー検出コー
ドキャラクタに従って処理される。エラーが検出される
と、記録されたエラー訂正コードキャラクタに従ってエ
ラーが訂正される。
次いでホストユニットへデータを転送し戻す途中でデー
タに、時々エラーが生じる。そのようなエラーを訂正す
るために、エラー検出コードキャラクタおよびエラー訂
正コードキャラクタが、予め定められた記録フォーマッ
トに従って、そのデータのために計算されかつそれらの
キャラクタにはデータが散在しかつそれらのキャラクタ
がそのデータとともに目的記録媒体上に記録される。検
索モードの間に、読出インターフェイスユニットによっ
て読出されたデータは、読出されたデータにおける何ら
かのエラーを検出するため、記録されたエラー検出コー
ドキャラクタに従って処理される。エラーが検出される
と、記録されたエラー訂正コードキャラクタに従ってエ
ラーが訂正される。
この発明の目的は、データに、転送されたデータに関す
るエラー検出コードキャラクタおよびエラー訂正コード
キャラクタが散在したフォーマットで記録するため効率
的にデータを転送するデータ転送システムを提供するこ
とである。
るエラー検出コードキャラクタおよびエラー訂正コード
キャラクタが散在したフォーマットで記録するため効率
的にデータを転送するデータ転送システムを提供するこ
とである。
発明の概要
この発明は、データに、エラー検出コードキャラクタお
よびエラー訂正コードキャラクタが散在されたフォーマ
ットで記録するためデータを効率的に転送するデータ転
送システムを提供する。この発明のデータ転送システム
では、バッファインターフェイス制御ユニットは、デー
タがバッファメモリへ転送されているときそのデータに
関するエラー訂正コードキャラクタを発生するための手
段と、ホストユニットからバッファメモリへデータを転
送するための、かつ発生されたエラー訂正コードキャラ
クタをバッファメモリへ転送するためのホスト・ダイレ
クト−メモリ・アクセス（ＤＭＡ）ユニットと、バッフ
ァメモリから書込インターフェイスユニットへ、データ
およびエラー訂正コードを転送するための目的ＤＭＡユ
ニットとを含む。ホストＤＭＡユニットは、データに関
するエラーコードキャラクタの記憶のため、第１の組の
予め規定される非連続的なバッファメモリ記憶場所が散
在される付加的な組の予め規定された記憶場所を含む予
め定められたバッファフォーマットで、ホストユニット
から転送されたデータをバッファフォーマットに記憶す
るために、動作の書込モードの間前記第１の組の予め規
定された非連続的なバッファメモリ記憶場所をアクセス
するための手段と、エラー訂正コードキャラクタには予
め定められたバッファフォーマットでデータが散在され
るようにエラー訂正コードキャラクタを記憶するため、
動作の書込モードの間予め規定された記憶場所の付加的
な組の１つをアクセスするための手段とを含み、かつ目
的ＤＭＡユニットは、検索されたデータおよびエラー訂
正コードキャラクタに関するエラー検出コードキャラク
タを挿入するため、検索されたデータおよびエラー訂正
コードキャラクタにより占有されるタイムスロットが散
在されたオープンタイムスロットを含むフォーマットで
、バッファメモリから、データおよびエラー訂正コード
キャラクタを検索するために、予め定められた非連続的
シーケンスで、第１の組および１つの付加的な組の予め
規定されたバッファメモリ記憶場所をアクセスするため
の手段を含む。
よびエラー訂正コードキャラクタが散在されたフォーマ
ットで記録するためデータを効率的に転送するデータ転
送システムを提供する。この発明のデータ転送システム
では、バッファインターフェイス制御ユニットは、デー
タがバッファメモリへ転送されているときそのデータに
関するエラー訂正コードキャラクタを発生するための手
段と、ホストユニットからバッファメモリへデータを転
送するための、かつ発生されたエラー訂正コードキャラ
クタをバッファメモリへ転送するためのホスト・ダイレ
クト−メモリ・アクセス（ＤＭＡ）ユニットと、バッフ
ァメモリから書込インターフェイスユニットへ、データ
およびエラー訂正コードを転送するための目的ＤＭＡユ
ニットとを含む。ホストＤＭＡユニットは、データに関
するエラーコードキャラクタの記憶のため、第１の組の
予め規定される非連続的なバッファメモリ記憶場所が散
在される付加的な組の予め規定された記憶場所を含む予
め定められたバッファフォーマットで、ホストユニット
から転送されたデータをバッファフォーマットに記憶す
るために、動作の書込モードの間前記第１の組の予め規
定された非連続的なバッファメモリ記憶場所をアクセス
するための手段と、エラー訂正コードキャラクタには予
め定められたバッファフォーマットでデータが散在され
るようにエラー訂正コードキャラクタを記憶するため、
動作の書込モードの間予め規定された記憶場所の付加的
な組の１つをアクセスするための手段とを含み、かつ目
的ＤＭＡユニットは、検索されたデータおよびエラー訂
正コードキャラクタに関するエラー検出コードキャラク
タを挿入するため、検索されたデータおよびエラー訂正
コードキャラクタにより占有されるタイムスロットが散
在されたオープンタイムスロットを含むフォーマットで
、バッファメモリから、データおよびエラー訂正コード
キャラクタを検索するために、予め定められた非連続的
シーケンスで、第１の組および１つの付加的な組の予め
規定されたバッファメモリ記憶場所をアクセスするため
の手段を含む。
この発明のさらに他の特徴は好ましい実施例の説明を参
照して説明する。
照して説明する。
好ましい実施例の説明
第１図を参照して、この発明のシステムの好ましい実施
例は、バッファメモリｌＯと、バッファインターフェイ
ス制御ユニット１１と、ホストインターフェイスユニッ
ト１２と、書込インターフェイスユニット１３と、読出
インターフェイスユニット１４とを含む。バッファイン
ターフェイス制御ユニット１１は、マイクロプロセッサ
１６と、ホストＤＭＡユニット１７と、目的ＤＭＡユニ
ット１８と、コードプロセッサ１９と、プロトコルユニ
ット２０と、データバス２１とを含む。ホス）ＤＭＡユ
ニット１７はデータバス２１を介して、ホストインター
フェイスユニット１２およびバッファメモリ１０間で、
データをマイクロプロセッサ１６からバッファメモリ１
０へ、かつコードプロセッサ１９からバッファメモリ１
０へ転送させる。目的ＤＭＡユニット１８は、データバ
ス２１を介して、バッファメモリ１０から書込インター
フェイスユニット１３へ、かつ読出インターフェイスユ
ニット１４からバッファメモリ１０へデータを転送させ
る。
例は、バッファメモリｌＯと、バッファインターフェイ
ス制御ユニット１１と、ホストインターフェイスユニッ
ト１２と、書込インターフェイスユニット１３と、読出
インターフェイスユニット１４とを含む。バッファイン
ターフェイス制御ユニット１１は、マイクロプロセッサ
１６と、ホストＤＭＡユニット１７と、目的ＤＭＡユニ
ット１８と、コードプロセッサ１９と、プロトコルユニ
ット２０と、データバス２１とを含む。ホス）ＤＭＡユ
ニット１７はデータバス２１を介して、ホストインター
フェイスユニット１２およびバッファメモリ１０間で、
データをマイクロプロセッサ１６からバッファメモリ１
０へ、かつコードプロセッサ１９からバッファメモリ１
０へ転送させる。目的ＤＭＡユニット１８は、データバ
ス２１を介して、バッファメモリ１０から書込インター
フェイスユニット１３へ、かつ読出インターフェイスユ
ニット１４からバッファメモリ１０へデータを転送させ
る。
ホストＤＭＡユニット１７はアドレスライン２３を介し
てバッファメモリ１０をアクセスする。
てバッファメモリ１０をアクセスする。
目的ＤＭＡユニット１８はアドレスライン２４を介して
バッファメモリ１０をアクセスする。
バッファメモリ１０をアクセスする。
ホストＤＭＡユニット１７は制御ライン２６によってホ
ストインターフェイスユニット１２へ結合される。ホス
トＤＭＡユニット１７は制御ライン２７によってコード
プロセッサ１７へ結合される。ホストＤＭＡユニット１
７は制御ライン２８によってマイクロプロセッサ１６へ
結合される。
ストインターフェイスユニット１２へ結合される。ホス
トＤＭＡユニット１７は制御ライン２７によってコード
プロセッサ１７へ結合される。ホストＤＭＡユニット１
７は制御ライン２８によってマイクロプロセッサ１６へ
結合される。
目的ＤＭＡユニット１８は制御ライン３０によってマイ
クロプロセッサ１６へ結合される。目的ＤＭＡユニット
１８は制御ライン３１によって書込インターフェイスユ
ニット１３へ結合される。
クロプロセッサ１６へ結合される。目的ＤＭＡユニット
１８は制御ライン３１によって書込インターフェイスユ
ニット１３へ結合される。
目的ＤＭＡユニット１８は制御ライン３２によって読出
インターフェイスユニット１４へ結合される。
インターフェイスユニット１４へ結合される。
マイクロプロセッサ１６は制御ライン３４によって書込
インターフェイスユニット１３へ結合すれる。マイクロ
プロセッサ１６は制御ライン３５によって読出インター
フェイスユニット１４へ接続される。マイクロプロセッ
サ１６は、ＣＰＵチャネル３６によって、プロトコール
ユニット２０を介してバッファメモリ１０へ結合される
。
インターフェイスユニット１３へ結合すれる。マイクロ
プロセッサ１６は制御ライン３５によって読出インター
フェイスユニット１４へ接続される。マイクロプロセッ
サ１６は、ＣＰＵチャネル３６によって、プロトコール
ユニット２０を介してバッファメモリ１０へ結合される
。
バッファメモリ１０はアービトレーションユニットおよ
びマルチプレクサを含み、任意のときのアドレスライン
２３、アドレスライン２４またはＣＰＵチャネル３６間
の優先権を確立しそれらの１つだけをアクセスする。
びマルチプレクサを含み、任意のときのアドレスライン
２３、アドレスライン２４またはＣＰＵチャネル３６間
の優先権を確立しそれらの１つだけをアクセスする。
インターフェイスユニット１２はスモール・コンピュー
タ・システム−インターフェイス（ＳＣＳＩ）ユニット
か、ＱＩＣ−０２インターフエイスユニツトのいずれか
であり、これらはともに関連の技術になじみのある人々
にとって周知である。
タ・システム−インターフェイス（ＳＣＳＩ）ユニット
か、ＱＩＣ−０２インターフエイスユニツトのいずれか
であり、これらはともに関連の技術になじみのある人々
にとって周知である。
第２図を参照して、ホストＤＭＡユニットはハンドシェ
イク・コントローラ４０、シーケンサ４１およびアドレ
ス発生器４２を含む。ハンドシェイク・コントローラ４
０は制御ライン４４を介してシーケンサ４１と、かつ制
御ライン２６を介してホストインターフェイスユニット
１２と通信する。シーケンサ４１は、制御ライン４５を
介してアドレス発生器４２と通信し、かつ制御ライン２
８を介してマイクロプロセッサ１６と通信する。
イク・コントローラ４０、シーケンサ４１およびアドレ
ス発生器４２を含む。ハンドシェイク・コントローラ４
０は制御ライン４４を介してシーケンサ４１と、かつ制
御ライン２６を介してホストインターフェイスユニット
１２と通信する。シーケンサ４１は、制御ライン４５を
介してアドレス発生器４２と通信し、かつ制御ライン２
８を介してマイクロプロセッサ１６と通信する。
アドレス発生器４２はライン２３上のアドレスをバッフ
ァメモリ１０へ与える。
ァメモリ１０へ与える。
第３図を参照して、目的ＤＭＡユニットは、ハンドシェ
イク・コントローラ５，０、シーケンサ５１およびアド
レス発生器５２を含む。ハンドシェイク・コントローラ
は制御ライン５４を介してシーケンサ５１と、制御ライ
ン３１を介して書込インターフェイスユニット１３と、
かつ制御ライン３２を介して読出インターフェイスユニ
ット１４と通信する。シーケンサ５１は、制御ライン５
５を介してアドレス発生器５２と通信し、かつ制御ライ
ン３０を介してマイクロプロセッサ１６と通信する。ア
ドレス発生器５２は、アドレスライン２４を介してバッ
ファメモリ１０へアドレスを与える。
イク・コントローラ５，０、シーケンサ５１およびアド
レス発生器５２を含む。ハンドシェイク・コントローラ
は制御ライン５４を介してシーケンサ５１と、制御ライ
ン３１を介して書込インターフェイスユニット１３と、
かつ制御ライン３２を介して読出インターフェイスユニ
ット１４と通信する。シーケンサ５１は、制御ライン５
５を介してアドレス発生器５２と通信し、かつ制御ライ
ン３０を介してマイクロプロセッサ１６と通信する。ア
ドレス発生器５２は、アドレスライン２４を介してバッ
ファメモリ１０へアドレスを与える。
第４図を参照して、書込インターフェイスユニットはエ
ラーコード発生器６０およびリフオーマットユニット６
１を含む。
ラーコード発生器６０およびリフオーマットユニット６
１を含む。
第５図を参照して、読出インターフェイスユニットは同
期検出器７０と、データセパレータ７１と、リフオーマ
ットユニット７２と、エラー検出器７３と、読出信号プ
ロセサ７４とを含む。
期検出器７０と、データセパレータ７１と、リフオーマ
ットユニット７２と、エラー検出器７３と、読出信号プ
ロセサ７４とを含む。
バッファメモリ１０は、第６図に示される記憶場所の行
および列を含むストレージマトリクスを含む。マトリク
スには、ｍ行Ｒ１，Ｒ２，Ｒ３゜−Ｒｍならびにｎ列Ｃ
１，Ｃ２，Ｃ３，・・・、Ｃｎがある。
および列を含むストレージマトリクスを含む。マトリク
スには、ｍ行Ｒ１，Ｒ２，Ｒ３゜−Ｒｍならびにｎ列Ｃ
１，Ｃ２，Ｃ３，・・・、Ｃｎがある。
動作の書込モードの間、シーケンサ４１は、ライン４４
上の制御信号をハンドシェイクコントローラ４０へ、ラ
イン２６ｂ上の制御信号をホストインターフェイスユニ
ット１２へ、かつライン４５上の制御信号をアドレス発
生器４２へ与えることによって、マイクロプロセッサ１
６から制御ライン２８を介しての初期設定信号に応答す
る。ハンドシェイクコントローラ４０はシーケンサ４１
からライン４４を介しての制御信号によって能動化され
、かつデータがホストインターフェイスユニット１２に
よってホスト装置からバッファメモリ１０へ転送される
とき、ライン２６ａを介して要求および肯定信号をホス
トインターフェイスユニット１２とやり取りする。ホス
トインターフェイスユニット１２は、データバス２１を
介してホスト装置からバッファメモリ１Ｇへのデータの
転送を開始させることによって、シーケンサ４１からの
、ライン２６ｂ上の制御信号に応答する。アドレス発生
器４２は、アドレスライン２３を介してのアドレス信号
の予め定められるシーケンスでバッファメモリ１０をア
クセスすることによって、シーケンサ４１からの、ライ
ン４５上の制御信号に応答して、それにより、ホストイ
ンターフェイスユニット１２から、データバス２１を介
してバッファメモリ１０へ転送されるデータが、そのデ
ータに関するエラーコードキャラクタを記憶するため、
第１の組の予め規定される非連続的なバッファメモリ記
憶場所が散在された付加的な組の記憶場所を含む予め定
められるバッファフォーマットで、前記第１の組の記憶
場所に記憶される。
上の制御信号をハンドシェイクコントローラ４０へ、ラ
イン２６ｂ上の制御信号をホストインターフェイスユニ
ット１２へ、かつライン４５上の制御信号をアドレス発
生器４２へ与えることによって、マイクロプロセッサ１
６から制御ライン２８を介しての初期設定信号に応答す
る。ハンドシェイクコントローラ４０はシーケンサ４１
からライン４４を介しての制御信号によって能動化され
、かつデータがホストインターフェイスユニット１２に
よってホスト装置からバッファメモリ１０へ転送される
とき、ライン２６ａを介して要求および肯定信号をホス
トインターフェイスユニット１２とやり取りする。ホス
トインターフェイスユニット１２は、データバス２１を
介してホスト装置からバッファメモリ１Ｇへのデータの
転送を開始させることによって、シーケンサ４１からの
、ライン２６ｂ上の制御信号に応答する。アドレス発生
器４２は、アドレスライン２３を介してのアドレス信号
の予め定められるシーケンスでバッファメモリ１０をア
クセスすることによって、シーケンサ４１からの、ライ
ン４５上の制御信号に応答して、それにより、ホストイ
ンターフェイスユニット１２から、データバス２１を介
してバッファメモリ１０へ転送されるデータが、そのデ
ータに関するエラーコードキャラクタを記憶するため、
第１の組の予め規定される非連続的なバッファメモリ記
憶場所が散在された付加的な組の記憶場所を含む予め定
められるバッファフォーマットで、前記第１の組の記憶
場所に記憶される。
第６図を参照して、典型的なバッファフォーマットで、
データが参照数字″Ｄ′で示す第１の組の予め規定され
る記憶場所に記憶され、かつ散在する付加的な組の予め
規定される記憶場所は行Ｒｍおよび列Ｃ２を含む。
データが参照数字″Ｄ′で示す第１の組の予め規定され
る記憶場所に記憶され、かつ散在する付加的な組の予め
規定される記憶場所は行Ｒｍおよび列Ｃ２を含む。
データの各ブロックがホストインターフェイスユニット
１２からバッファメモリ１０へデータバス２１を介して
転送されているとき、コードプロセッサ１９はデータバ
ス２１上のデータをモニタし、そのデータに関するエラ
ー訂正コードキャラクタを発生する。
１２からバッファメモリ１０へデータバス２１を介して
転送されているとき、コードプロセッサ１９はデータバ
ス２１上のデータをモニタし、そのデータに関するエラ
ー訂正コードキャラクタを発生する。
データのブロックをホストインターフェイスユニット１
２からバッファメモリ１０へ転送している間に、シーケ
ンサ４１はライン２７上の制御信号をコードプロセッサ
１９へ、かつライン４５上の制御信号をアドレス発生器
４２へ与え、それによって、コードプロセッサ１９は発
生されたエラー訂正コードキャラクタをデータバス２１
上へ置きかつアドレス発生器４２はアドレスライン２３
を介してバッファメモリ１０をアクセスし、それにより
コードプロセッサ１９によって発生されるエラーコード
キャラクタが予め定められるバッファフォーマット（第
６図）の文字“Ｅ“で示すそれらの記憶場所に記憶され
る。データを含む各列の行Ｒｍに記憶されたエラー訂正
コードキャラクタはそれぞれの列のデータ記憶場所りに
記憶されたデータに関係する。
２からバッファメモリ１０へ転送している間に、シーケ
ンサ４１はライン２７上の制御信号をコードプロセッサ
１９へ、かつライン４５上の制御信号をアドレス発生器
４２へ与え、それによって、コードプロセッサ１９は発
生されたエラー訂正コードキャラクタをデータバス２１
上へ置きかつアドレス発生器４２はアドレスライン２３
を介してバッファメモリ１０をアクセスし、それにより
コードプロセッサ１９によって発生されるエラーコード
キャラクタが予め定められるバッファフォーマット（第
６図）の文字“Ｅ“で示すそれらの記憶場所に記憶され
る。データを含む各列の行Ｒｍに記憶されたエラー訂正
コードキャラクタはそれぞれの列のデータ記憶場所りに
記憶されたデータに関係する。
データおよびエラー訂正コードキャラクタをコードプロ
セッサ１９からバッファメモリエ０へ転送することが完
了すると、シーケンサ４１はライン２８上の制御信号を
マイクロプロセッサ１６へ与えかつライン４５上の制御
信号をアドレス発生器４２へ与え、それによってマイク
ロプロセッサ１６は制御情報をデータバス２１上へ置き
かつアドレス発生器４２はアドレスライン２３を介して
第３の組のアドレス信号でバッファメモリをアクセスし
、それによって、マイクロプロセッサ１６によって与え
られる制御情報は予め定められるバッファフォーマット
（第６図）内の文字“Ｃ”で示す付加的な予め規定され
る記憶場所に記憶される。制御情報はマイクロプロセッ
サ１６によって発生されかつデータおよび散在するエラ
ーキャラクタの予め定められるフォーマットの全体的な
管理に関係する。
セッサ１９からバッファメモリエ０へ転送することが完
了すると、シーケンサ４１はライン２８上の制御信号を
マイクロプロセッサ１６へ与えかつライン４５上の制御
信号をアドレス発生器４２へ与え、それによってマイク
ロプロセッサ１６は制御情報をデータバス２１上へ置き
かつアドレス発生器４２はアドレスライン２３を介して
第３の組のアドレス信号でバッファメモリをアクセスし
、それによって、マイクロプロセッサ１６によって与え
られる制御情報は予め定められるバッファフォーマット
（第６図）内の文字“Ｃ”で示す付加的な予め規定され
る記憶場所に記憶される。制御情報はマイクロプロセッ
サ１６によって発生されかつデータおよび散在するエラ
ーキャラクタの予め定められるフォーマットの全体的な
管理に関係する。
次にシーケンサ４１はライン２７を介してコードプロセ
ッサ１９へかつライン４５を介してアドレス発生器４２
へ制御信号を与え、それによってコードプロセッサ１９
はバッファフォーマットのデータ、エラー訂正コードキ
ャラクタおよび制御情報のブロックに関するＣＲＣキャ
ラクタを発生しかつ列Ｃｎの行Ｒｍで示される記憶場所
に、発生されたＣＲＣキャラクタを記憶する。
ッサ１９へかつライン４５を介してアドレス発生器４２
へ制御信号を与え、それによってコードプロセッサ１９
はバッファフォーマットのデータ、エラー訂正コードキ
ャラクタおよび制御情報のブロックに関するＣＲＣキャ
ラクタを発生しかつ列Ｃｎの行Ｒｍで示される記憶場所
に、発生されたＣＲＣキャラクタを記憶する。
また、動作の書込モードの間、目的ＤＭＡユニット１８
のシーケンサ５１は、ライン５４上の制御信号をハンド
シェイクコントローラ５０へ、かつライン５５上の制御
信号をアドレス発生器５２へ与えることによって、マイ
クロプロセッサ１６−からの、制御ライン３０を介して
の初期設定信号に応答する。ハンドシェイクコントロー
ラ５０はシーケンサ５１からの、ライン５４を介しての
制御信号によって能動化され、かつデータがバッファメ
モリ１０から書込インターフェイスユニット１３へ転送
されるとき要求および肯定応答信号を、ライン３１を介
して書込インターフェイスユニット１３とやり取りする
。記憶°されたデータ、エラー訂正コードキャラクタお
よび制御情報をバッファメモリ１０から検索しかつ検索
されたデータ、エラー訂正コードキャラクタおよび制御
情報がバッファメモリ１０からデータバス２１を介して
書込インターフェイスユニット１３へ転送されるように
するために、アドレスライン２４を介して予め定められ
た非連続的なシーケンスのアドレス信号でバッファメモ
リ１０をアクセスすることによって、シーケンサ５１か
らの、ライン５５上の制御信号に応答する。
のシーケンサ５１は、ライン５４上の制御信号をハンド
シェイクコントローラ５０へ、かつライン５５上の制御
信号をアドレス発生器５２へ与えることによって、マイ
クロプロセッサ１６−からの、制御ライン３０を介して
の初期設定信号に応答する。ハンドシェイクコントロー
ラ５０はシーケンサ５１からの、ライン５４を介しての
制御信号によって能動化され、かつデータがバッファメ
モリ１０から書込インターフェイスユニット１３へ転送
されるとき要求および肯定応答信号を、ライン３１を介
して書込インターフェイスユニット１３とやり取りする
。記憶°されたデータ、エラー訂正コードキャラクタお
よび制御情報をバッファメモリ１０から検索しかつ検索
されたデータ、エラー訂正コードキャラクタおよび制御
情報がバッファメモリ１０からデータバス２１を介して
書込インターフェイスユニット１３へ転送されるように
するために、アドレスライン２４を介して予め定められ
た非連続的なシーケンスのアドレス信号でバッファメモ
リ１０をアクセスすることによって、シーケンサ５１か
らの、ライン５５上の制御信号に応答する。
第７図に示されるように、データ、エラーコードキャラ
クタおよび制御情報が専用するタイムスロット８１が散
在するオープンタイムスロット８Ｏを含むフォーマット
で、データ、エラーコードキャラクタおよび制御情報が
バッファメモリ１０から検索されるようにするシーケン
スでシーケンサ５１は、アドレス発生器５２がバッファ
メモリをアクセスするよう；こさせる。
クタおよび制御情報が専用するタイムスロット８１が散
在するオープンタイムスロット８Ｏを含むフォーマット
で、データ、エラーコードキャラクタおよび制御情報が
バッファメモリ１０から検索されるようにするシーケン
スでシーケンサ５１は、アドレス発生器５２がバッファ
メモリをアクセスするよう；こさせる。
データ、エラーコードキャラクタおよび制御情報がホス
トＤＭＡユニット１７によってバッファメモリ１０へ転
送された順序と同じまたは異なる順序のいずれかで、タ
ーゲットＤＭＡユニット１７が、データ、エラーコード
キャラクタおよび制御情報をバッファメモリ１０から書
込インターフェイスユニット１３へ転送するようにされ
ることができる。
トＤＭＡユニット１７によってバッファメモリ１０へ転
送された順序と同じまたは異なる順序のいずれかで、タ
ーゲットＤＭＡユニット１７が、データ、エラーコード
キャラクタおよび制御情報をバッファメモリ１０から書
込インターフェイスユニット１３へ転送するようにされ
ることができる。
好ましい一実施例では、ホストＤＭＡユニット１７のシ
ーケンサ４工によって、アドレス発生器４２は列ごとの
シーケンスでバッファメモリ１０の記憶場所をアクセス
してホストユニットから転送されたデータ、コードプロ
セッサ１９から転送されたエラーコードキャラクタ、お
よびマイクロプロセッサ１６から転送された制御情報を
記憶し、かつターゲット書込インターフェイスユニット
１３へ転送するため、データ、エラーコードキャラクタ
および制御情報を検索するために、目的ＤＭＡユニット
１８のシーケンス５１によってアドレス発生器５２は行
ごとのシーケンスでバッファメモリ１０の記憶場所をア
クセスする。代替的に、ホストＤＭＡユニット１７のシ
ーケンサ４１および目的ＤＭＡユニット１８のシーケン
サ５１によってそれぞれのアドレス発生器４２．５２が
、用いられている特定のデータ記録フォーマットに従っ
て行ごとおよび列ごとのシーケンスの他の組合わせでバ
ッファメモリ１０の記憶場所をアクセスするようにされ
ることができる。
ーケンサ４工によって、アドレス発生器４２は列ごとの
シーケンスでバッファメモリ１０の記憶場所をアクセス
してホストユニットから転送されたデータ、コードプロ
セッサ１９から転送されたエラーコードキャラクタ、お
よびマイクロプロセッサ１６から転送された制御情報を
記憶し、かつターゲット書込インターフェイスユニット
１３へ転送するため、データ、エラーコードキャラクタ
および制御情報を検索するために、目的ＤＭＡユニット
１８のシーケンス５１によってアドレス発生器５２は行
ごとのシーケンスでバッファメモリ１０の記憶場所をア
クセスする。代替的に、ホストＤＭＡユニット１７のシ
ーケンサ４１および目的ＤＭＡユニット１８のシーケン
サ５１によってそれぞれのアドレス発生器４２．５２が
、用いられている特定のデータ記録フォーマットに従っ
て行ごとおよび列ごとのシーケンスの他の組合わせでバ
ッファメモリ１０の記憶場所をアクセスするようにされ
ることができる。
データ、エラーコードキャラクタおよび制御情報がバッ
ファメモリ１０から書込インターフェイスユニット２１
へ転送されるとき、書込インターフェイスユニット１３
のエラーコード発生器６０はそのような転送されたデー
タに関するエラー検出コードキャラクタを発生しかつバ
ス６３上にそのような発生されたエラー検出コードキャ
ラクタを与える。書込インターフェイスユニット１３バ
ス６３上の、エラーコード発生器６０から与えられた、
発生されたエラー検出コードキャラクタを、リフオーマ
ットユニット６１へ転送するためデータバス２１上の、
バッファメモリ１０から転送されたデータ、エラーコー
ドキャラクタおよび制御情報により占有されるタイムス
ロット８１が散在するオープンタイムスロット８０へ挿
入する。
ファメモリ１０から書込インターフェイスユニット２１
へ転送されるとき、書込インターフェイスユニット１３
のエラーコード発生器６０はそのような転送されたデー
タに関するエラー検出コードキャラクタを発生しかつバ
ス６３上にそのような発生されたエラー検出コードキャ
ラクタを与える。書込インターフェイスユニット１３バ
ス６３上の、エラーコード発生器６０から与えられた、
発生されたエラー検出コードキャラクタを、リフオーマ
ットユニット６１へ転送するためデータバス２１上の、
バッファメモリ１０から転送されたデータ、エラーコー
ドキャラクタおよび制御情報により占有されるタイムス
ロット８１が散在するオープンタイムスロット８０へ挿
入する。
同期コードキャラクタで分離されたかつ各セクタ内の異
なる位置に再同期コードキャラクタを含むデータセクタ
を含む予め定められたデータ記録フォーマットで、ライ
ン６５を介して目的記録媒体を転送するため、リフオー
マットユニット６１は、バッファメモリエ０から転送さ
れたデータ、エラーコードキャラクタおよび制御情報、
ならびにエラーコード発生器６０によって与えられる散
在するエラー検出コードキャラクタを処理する。
なる位置に再同期コードキャラクタを含むデータセクタ
を含む予め定められたデータ記録フォーマットで、ライ
ン６５を介して目的記録媒体を転送するため、リフオー
マットユニット６１は、バッファメモリエ０から転送さ
れたデータ、エラーコードキャラクタおよび制御情報、
ならびにエラーコード発生器６０によって与えられる散
在するエラー検出コードキャラクタを処理する。
各データセクタはまた、それらがバッファメモリから検
索されたおよび／またはオープンタイムスロットに挿入
された順序に従って、データ、エラーコードキャラクタ
および制御情報の種々の組合わせを含む。
索されたおよび／またはオープンタイムスロットに挿入
された順序に従って、データ、エラーコードキャラクタ
および制御情報の種々の組合わせを含む。
読出インターフェイスユニット１４は記録媒体上に記録
されたものをすべて読出す。ライン７５上の、記録媒体
から読出された信号は、読出信号プロセサ７４による処
理のため条件付けられかつライン７７上で、同期検出器
７０へ与えられる。
されたものをすべて読出す。ライン７５上の、記録媒体
から読出された信号は、読出信号プロセサ７４による処
理のため条件付けられかつライン７７上で、同期検出器
７０へ与えられる。
ライン７５上の記録媒体から読出された信号はまた、第
５図に示すように、ランフ８上で、読出インターフェイ
スのデータセパレータ７１へ与えられる。同期検出器７
０はライン７７上の読出信号の同期コードキャラクタを
検出し、かつライン３５ｂ上の信号をマイクロプロセッ
サ１６へ与えて、同期コードキャラクタが検出されたか
どうかを示す。リフオーマットユニット７２はライン３
５ｃ上の読出信号における再同期コードキャラクタを検
出し、ライン３２ａ上の同期信号の損失を目的ＤＭＡユ
ニットのシーケンサ５１へ与えて、再同期コードキャラ
クタが検出されたと考えられるときに検出されなかった
ことを示す。その後、再同期コードキャラクタが検出さ
れるものと考えられるときにそれが検出されるとき、シ
ーケンサ５１へのライン３２ａ上の同期信号の損失が除
去される。データセパレータ７１はライン７８上の読出
信号の同期フードキャラクタからデータセクタを分離し
、ライン７６上の分離されたデータセクタを、リフオー
マットユニット７２へ与える。リフオーマットユニット
７２は、同期検出信号がライン３５ｃ上のりフォーマッ
トユニットへ与えられるデータセクタを、それらが第４
図の書込インターフェイスユニットにおけるリフオーマ
ットユニット６１によって変換されたと同じフォーマッ
トに再フォ−マツト化する。リフオーマットユニット７
２はリフオーマットされたデータエラーコードキャラク
タおよび制御情報をエラー検出器７３へ与える。データ
におけるエラーを検出するためにリフオーマットユニッ
ト７２からのエラーコードキャラクタに従って、エラー
検出器７３はリフオーマットユニット７２からのデータ
を処理する。
５図に示すように、ランフ８上で、読出インターフェイ
スのデータセパレータ７１へ与えられる。同期検出器７
０はライン７７上の読出信号の同期コードキャラクタを
検出し、かつライン３５ｂ上の信号をマイクロプロセッ
サ１６へ与えて、同期コードキャラクタが検出されたか
どうかを示す。リフオーマットユニット７２はライン３
５ｃ上の読出信号における再同期コードキャラクタを検
出し、ライン３２ａ上の同期信号の損失を目的ＤＭＡユ
ニットのシーケンサ５１へ与えて、再同期コードキャラ
クタが検出されたと考えられるときに検出されなかった
ことを示す。その後、再同期コードキャラクタが検出さ
れるものと考えられるときにそれが検出されるとき、シ
ーケンサ５１へのライン３２ａ上の同期信号の損失が除
去される。データセパレータ７１はライン７８上の読出
信号の同期フードキャラクタからデータセクタを分離し
、ライン７６上の分離されたデータセクタを、リフオー
マットユニット７２へ与える。リフオーマットユニット
７２は、同期検出信号がライン３５ｃ上のりフォーマッ
トユニットへ与えられるデータセクタを、それらが第４
図の書込インターフェイスユニットにおけるリフオーマ
ットユニット６１によって変換されたと同じフォーマッ
トに再フォ−マツト化する。リフオーマットユニット７
２はリフオーマットされたデータエラーコードキャラク
タおよび制御情報をエラー検出器７３へ与える。データ
におけるエラーを検出するためにリフオーマットユニッ
ト７２からのエラーコードキャラクタに従って、エラー
検出器７３はリフオーマットユニット７２からのデータ
を処理する。
エラーが検出されると、エラー表示信号が、マイクロプ
ロセッサ１６へのライン３５上に与えられて、エラーが
検出されたデータのセクタを示す。
ロセッサ１６へのライン３５上に与えられて、エラーが
検出されたデータのセクタを示す。
読出インターフェイスユニット１４は、記録が行なわれ
ている間、書込インターフェイスユニット１３によって
記録媒体上に記録されるものを読出す。上述したように
、記録時にエラーがエラー検出器７３によって検出され
ると、エラーが生じたデータセクタを示す信号がマイク
ロプロセッサ１６へのライン３５上に与えられる。マイ
クロプロセッサ１６は、データのセクタが再記録されて
いるということ示すそのようなエラー表示されたセクタ
に関する制御情報を発生し、そのようなセクタに関する
エラー訂正コードキャラクタおよびデータのブロックに
関するＣＲＣキャラクタを再循環させ、かつＣＰＵチャ
ネル３６を介してバッファメモリ１０をアクセスしてバ
ッファメモリ１０の適当な記憶場所に、発生された制御
情報および再循環されたコードキャラクタを記憶する。
ている間、書込インターフェイスユニット１３によって
記録媒体上に記録されるものを読出す。上述したように
、記録時にエラーがエラー検出器７３によって検出され
ると、エラーが生じたデータセクタを示す信号がマイク
ロプロセッサ１６へのライン３５上に与えられる。マイ
クロプロセッサ１６は、データのセクタが再記録されて
いるということ示すそのようなエラー表示されたセクタ
に関する制御情報を発生し、そのようなセクタに関する
エラー訂正コードキャラクタおよびデータのブロックに
関するＣＲＣキャラクタを再循環させ、かつＣＰＵチャ
ネル３６を介してバッファメモリ１０をアクセスしてバ
ッファメモリ１０の適当な記憶場所に、発生された制御
情報および再循環されたコードキャラクタを記憶する。
次に、マイクロプロセッサ１６はライン３０上の信号を
目的ＤＭＡユニット１８のシーケンサ５１へ送り、それ
によって、シーケンサ５１はライン５５上の制御信号を
アドレス発生器５２へ送り、それによってアドレス発生
器５２は、書込インターフェイスユニット１３へ転送す
るためデータのエラー表示されたセクタを再度検索する
ようにエラー表示されたセクタが検索されたバッファメ
モリ記憶場所を再びアクセスする。そして、エラーコー
ド発生器６０は、再記録されているデータのセクタのた
めの新しいエラー検出コードキャラクタを再循環させ、
かつデータバス２１上のオープンタイムスロットへ挿入
するためライン６３上に、再循環されたエラー検出コー
ドキャラクタを与える。リフオーマットユニット６１は
、次に、記録のためデータセクタをリフオーマットし、
かつデータセクタが記録媒体上に再記録される。
目的ＤＭＡユニット１８のシーケンサ５１へ送り、それ
によって、シーケンサ５１はライン５５上の制御信号を
アドレス発生器５２へ送り、それによってアドレス発生
器５２は、書込インターフェイスユニット１３へ転送す
るためデータのエラー表示されたセクタを再度検索する
ようにエラー表示されたセクタが検索されたバッファメ
モリ記憶場所を再びアクセスする。そして、エラーコー
ド発生器６０は、再記録されているデータのセクタのた
めの新しいエラー検出コードキャラクタを再循環させ、
かつデータバス２１上のオープンタイムスロットへ挿入
するためライン６３上に、再循環されたエラー検出コー
ドキャラクタを与える。リフオーマットユニット６１は
、次に、記録のためデータセクタをリフオーマットし、
かつデータセクタが記録媒体上に再記録される。
第６図に示されるように、動作の書込モードの間にデー
タ、エラーコードキャラクタおよび制御情報が目的ＤＭ
Ａユニット１８によって検索されたバッファフォーマッ
トと同じ、動作の検索モードの間のバッファフォーマッ
トで記憶するため、動作の検索モードの間に目的ＤＭＡ
ユニット１８は、読出インターフェイスユニットによっ
て読出されかつリフオーマットユニット７２によってリ
フオーマットされたデータ、エラーコードキャラクタお
よび制御情報を、データバス２１を介してバッファメモ
リ１０へ転送する。書込インターフェイス制御ユニット
１３によって発生されかつ挿入されたエラー検出コード
キャラクタは、第６図に示されるバッファメモリ１０の
記憶場所の列Ｃ２に記憶するため目的ＤＭＡユニット１
８によって転送される。
タ、エラーコードキャラクタおよび制御情報が目的ＤＭ
Ａユニット１８によって検索されたバッファフォーマッ
トと同じ、動作の検索モードの間のバッファフォーマッ
トで記憶するため、動作の検索モードの間に目的ＤＭＡ
ユニット１８は、読出インターフェイスユニットによっ
て読出されかつリフオーマットユニット７２によってリ
フオーマットされたデータ、エラーコードキャラクタお
よび制御情報を、データバス２１を介してバッファメモ
リ１０へ転送する。書込インターフェイス制御ユニット
１３によって発生されかつ挿入されたエラー検出コード
キャラクタは、第６図に示されるバッファメモリ１０の
記憶場所の列Ｃ２に記憶するため目的ＤＭＡユニット１
８によって転送される。
動作の検索モードの間に、ライン５４上の制御信号をハ
ンドシェイクコントローラ５０へかつライン５５上の制
御信号をアドレス発生器５２へ与えることによって、シ
ーケンサ４１はマイクロプロセッサ１６から制御ライン
３０を介しての初期設定信号に応答する。ハンドシェイ
クコントローラ５０は、シーケンサ５１からの、ライン
５４を介しての制御信号によって能動化され、かつデー
タが読出インターフェイスユニット１４からバッファメ
モリ１０へ転送されるとき、要求および肯定応答信号を
ライン３２ｂを介して読出インターフェイスユニット１
４とやり取りする。アドレスライン２４を介してのアド
レス信号の予め定められるシーケンスでバッファメモリ
１０をアクセスすることによってアドレス発生器５２は
シーケンサ５１からの、ライン５５上の制御信号に応答
し、それによって、読出インターフェイスユニット１４
からデータバス２１を介してバッファメモリ１０へ転送
されるデータ、エラーコードキャラクタおよび制御情報
が、動作の書込モードの間に目的ＤＭＡユニット１８に
よって検索されたと同じバッファフォーマットで記憶さ
れる。データ、エラーコードキャラクタおよび制御情報
は行ごとの順序でバッファメモリ１０に記憶され、デー
タは文字りで示す記憶場所に記憶され、コードプロセッ
サ１９によって発生されたエラー訂正コードキャラクタ
は列Ｃｎを除くすべての列における文字Ｅで示す記憶場
所に記憶され、マイクロプロセッサ１６によって与えら
れた制御情報は文字Ｃで示す記憶場所に記憶され、かつ
エラーコード発生器６０によって発生されたエラー検出
コードキャラクタは記憶場所の列Ｃ２に記憶される。バ
ッファフォーマットは、目的ＤＭＡユニット１８によっ
てバッファメモリ１０からおよびバッファメモリ１０へ
転送されたデータなどの検索および記憶のためのものと
同じではあるが、データなどはそれらが検索されたと同
じ物理的な記憶場所に必ずしも記憶されない。データな
どは、それらが検索された記憶場所に対応するバッファ
フォーマットで記憶場所に記憶される。
ンドシェイクコントローラ５０へかつライン５５上の制
御信号をアドレス発生器５２へ与えることによって、シ
ーケンサ４１はマイクロプロセッサ１６から制御ライン
３０を介しての初期設定信号に応答する。ハンドシェイ
クコントローラ５０は、シーケンサ５１からの、ライン
５４を介しての制御信号によって能動化され、かつデー
タが読出インターフェイスユニット１４からバッファメ
モリ１０へ転送されるとき、要求および肯定応答信号を
ライン３２ｂを介して読出インターフェイスユニット１
４とやり取りする。アドレスライン２４を介してのアド
レス信号の予め定められるシーケンスでバッファメモリ
１０をアクセスすることによってアドレス発生器５２は
シーケンサ５１からの、ライン５５上の制御信号に応答
し、それによって、読出インターフェイスユニット１４
からデータバス２１を介してバッファメモリ１０へ転送
されるデータ、エラーコードキャラクタおよび制御情報
が、動作の書込モードの間に目的ＤＭＡユニット１８に
よって検索されたと同じバッファフォーマットで記憶さ
れる。データ、エラーコードキャラクタおよび制御情報
は行ごとの順序でバッファメモリ１０に記憶され、デー
タは文字りで示す記憶場所に記憶され、コードプロセッ
サ１９によって発生されたエラー訂正コードキャラクタ
は列Ｃｎを除くすべての列における文字Ｅで示す記憶場
所に記憶され、マイクロプロセッサ１６によって与えら
れた制御情報は文字Ｃで示す記憶場所に記憶され、かつ
エラーコード発生器６０によって発生されたエラー検出
コードキャラクタは記憶場所の列Ｃ２に記憶される。バ
ッファフォーマットは、目的ＤＭＡユニット１８によっ
てバッファメモリ１０からおよびバッファメモリ１０へ
転送されたデータなどの検索および記憶のためのものと
同じではあるが、データなどはそれらが検索されたと同
じ物理的な記憶場所に必ずしも記憶されない。データな
どは、それらが検索された記憶場所に対応するバッファ
フォーマットで記憶場所に記憶される。
動作の検索モードの間にデータ、エラーコードキャラク
タおよび制御情報はバッファメモリに記憶されるので、
マイクロプロセッサ１６はＣＰＵチャネル３６を介して
、記憶された制御情報をアクセスし、かつそれらを処理
する。
タおよび制御情報はバッファメモリに記憶されるので、
マイクロプロセッサ１６はＣＰＵチャネル３６を介して
、記憶された制御情報をアクセスし、かつそれらを処理
する。
マイクロプロセッサ１６はデータのセクタが再記録され
たことを示す制御情報を検出すると、マイクロプロセッ
サはライン３０を介して目的ＤＭＡユニット１８へ制御
信号を与え、それによって目的ＤＭＡユニット１８は、
再記録されたセクタ表示に依存する予め定められるシー
ケンスでバッファメモリ１０の記憶場所をアクセスし、
動作の書込モードの間にデータの再記録されたセクタが
検索された記憶場所に対応する予め定められるバッファ
フォーマットの記憶場所に、誤って記録されたデータの
セクタに代わって、再記録されたデータのセクタを究極
的に記憶する。
たことを示す制御情報を検出すると、マイクロプロセッ
サはライン３０を介して目的ＤＭＡユニット１８へ制御
信号を与え、それによって目的ＤＭＡユニット１８は、
再記録されたセクタ表示に依存する予め定められるシー
ケンスでバッファメモリ１０の記憶場所をアクセスし、
動作の書込モードの間にデータの再記録されたセクタが
検索された記憶場所に対応する予め定められるバッファ
フォーマットの記憶場所に、誤って記録されたデータの
セクタに代わって、再記録されたデータのセクタを究極
的に記憶する。
上述したように、動作の検索モードの間に、読出インタ
ーフェイスユニット１４の同期検出器７０はライン３５
ｂ上の信号をマイクロプロセッサ１６へ与えＣ１与えら
れたデータセクタに関する同期コードキャラクタがライ
ン７７上の信号において検出されるかどうかを示す。マ
イクロプロセッサ１６はライン３５ｂ上のこの同期表示
信号をモニタし、かつそのような表示に従って、ライン
３０上の制御信号を目的ＤＭＡユニット１８へ与える。
ーフェイスユニット１４の同期検出器７０はライン３５
ｂ上の信号をマイクロプロセッサ１６へ与えＣ１与えら
れたデータセクタに関する同期コードキャラクタがライ
ン７７上の信号において検出されるかどうかを示す。マ
イクロプロセッサ１６はライン３５ｂ上のこの同期表示
信号をモニタし、かつそのような表示に従って、ライン
３０上の制御信号を目的ＤＭＡユニット１８へ与える。
マイクロプロセッサ１６は、同期コードキャラクタが検
出されるそれらのセクタに対して、同期表示を目的ＤＭ
Ａユニット１８へ与え、かつ同期コードキャラクタが検
出されるべきときにそれらが検出されないとき同期損失
表示を目的ＤＭＡユニット１８へ与える。目的ＤＭＡユ
ニットは、データなどを、読出インターフェイスユニッ
ト１４からバッファメモリ１０へ転送することによって
、同期表示に応答する。目的ＤＭＡユニット１８は、読
出インターフェイスユニット１４からバッファメモリ１
０へのすべての転送を遮断することによって、同期損失
表示に応答する。目的ＤＭＡユニット１８は、読出イン
ターフェイスユニットからバッファメモリへのすべての
転送を遮断することによって、再同期コードキャラクタ
が検出されると想定されたときにその再同期コードキャ
ラクタが検出されなかったというライン３２ａ上の表示
に応答し、かつさらに、動作の書込モードの間にデータ
が検索された記憶場所に対応するバッファフォーマット
で記憶場所へ、セクタにおけるデータの残りを転送する
のを再び開始させることによって、再同期コードキャラ
クタが検出されると想定されたときにその再同期コード
キャラク夕が検出されたという、ライン３２ａ上の後続
の表示に応答する。
出されるそれらのセクタに対して、同期表示を目的ＤＭ
Ａユニット１８へ与え、かつ同期コードキャラクタが検
出されるべきときにそれらが検出されないとき同期損失
表示を目的ＤＭＡユニット１８へ与える。目的ＤＭＡユ
ニットは、データなどを、読出インターフェイスユニッ
ト１４からバッファメモリ１０へ転送することによって
、同期表示に応答する。目的ＤＭＡユニット１８は、読
出インターフェイスユニット１４からバッファメモリ１
０へのすべての転送を遮断することによって、同期損失
表示に応答する。目的ＤＭＡユニット１８は、読出イン
ターフェイスユニットからバッファメモリへのすべての
転送を遮断することによって、再同期コードキャラクタ
が検出されると想定されたときにその再同期コードキャ
ラクタが検出されなかったというライン３２ａ上の表示
に応答し、かつさらに、動作の書込モードの間にデータ
が検索された記憶場所に対応するバッファフォーマット
で記憶場所へ、セクタにおけるデータの残りを転送する
のを再び開始させることによって、再同期コードキャラ
クタが検出されると想定されたときにその再同期コード
キャラク夕が検出されたという、ライン３２ａ上の後続
の表示に応答する。
また上述したように、動作の検索モードの間に、エラー
が検出されたデータのセクタを示すため、エラーがデー
タの読出セクタにおいて検出されたときはいつでも、読
出インターフェイスユニット１４のエラー検出器７３が
ライン３５上の信号をマイクロプロセッサ１６へ与える
。エラーの検出にもかかわらずそのようなデータのセク
タが目的ＤＭＡユニット１８によってバッファメモリ１
０へ転送される、なぜならば当業者にとって周知なエラ
ー訂正処理技術によって多数のエラーを訂正することが
できるからである。ＣＰＵチャネル３６を介してバッフ
ァメモリ１０から、表示されたセクタを検索することに
よつて、エラーを訂正するためそこに含まれるエラーコ
ードに従って検索されたセクタを処理することによって
、かつエラーが示されたセクタが検索された同じ記憶場
所に記憶するためＣＰＵチャネル３６を介してバッファ
メモリ１０へ、訂正されたセクタを転送することによっ
て、マイクロプロセッサ１６は、動作の検索モードの間
、ライン３５上のエラー表示信号に応答する。
が検出されたデータのセクタを示すため、エラーがデー
タの読出セクタにおいて検出されたときはいつでも、読
出インターフェイスユニット１４のエラー検出器７３が
ライン３５上の信号をマイクロプロセッサ１６へ与える
。エラーの検出にもかかわらずそのようなデータのセク
タが目的ＤＭＡユニット１８によってバッファメモリ１
０へ転送される、なぜならば当業者にとって周知なエラ
ー訂正処理技術によって多数のエラーを訂正することが
できるからである。ＣＰＵチャネル３６を介してバッフ
ァメモリ１０から、表示されたセクタを検索することに
よつて、エラーを訂正するためそこに含まれるエラーコ
ードに従って検索されたセクタを処理することによって
、かつエラーが示されたセクタが検索された同じ記憶場
所に記憶するためＣＰＵチャネル３６を介してバッファ
メモリ１０へ、訂正されたセクタを転送することによっ
て、マイクロプロセッサ１６は、動作の検索モードの間
、ライン３５上のエラー表示信号に応答する。
さらに、動作の書込モードの間、データがホストＤＭＡ
ユニット１７によってバッファメモリ１０へ転送された
と同じフォーマットでホストユニットへ転送するため、
動作の通常の検索モードの間に、マイクロプロセッサ１
６によって、ホストＤＭＡユニット１７はデータの各ブ
ロックをバッファメモリ１０から検索する。バッファメ
モリ１０に記憶されたデータのみがホストＤＭＡユニッ
ト１７によってホストユニットへ転送される。ＣＲＣキ
ャラクタはホストＤＭＡユニット１７によってバッファ
メモリ１０から検索され、かつホストユニットへ転送さ
れているデータのエラーを検出するためコードプロセッ
サ１９によって用いられる。もしもエラーが検出される
と、コードプロセッサ１９はホストＤＭＡユニット１７
を介して信号をマイクロプロセッサ１６へ与えて、エラ
ーが検出されたデータのブロックを示す。転送されたデ
ータのブロックがエラーを含むということを示す、ホス
トユニットへの信号を与えることによって、かつ／また
はホストＤＭＡユニットがデータをホストユニットへ再
転送させるようにすることによって、マイクロプロセッ
サ１６はコードプロセッサ１９からのエラー表示に応答
する。動作の検索モードの間に、マイクロプロセッサ１
６は、ＣＰＵチャネル３６を介して、バッファメモリ１
０から制御情報を検索し、かつ制御情報を処理して、デ
ータがホストユニットへ転送するために正しくフォーマ
ット化されることを確実にする。検索されたデータのブ
ロックに関する制御情報およびエラーコードキャラクタ
は、バッファメモリ１０からデータを検索するために、
マイクロプロセッサ１６によってバッファメモリ１０か
ら検索される。
ユニット１７によってバッファメモリ１０へ転送された
と同じフォーマットでホストユニットへ転送するため、
動作の通常の検索モードの間に、マイクロプロセッサ１
６によって、ホストＤＭＡユニット１７はデータの各ブ
ロックをバッファメモリ１０から検索する。バッファメ
モリ１０に記憶されたデータのみがホストＤＭＡユニッ
ト１７によってホストユニットへ転送される。ＣＲＣキ
ャラクタはホストＤＭＡユニット１７によってバッファ
メモリ１０から検索され、かつホストユニットへ転送さ
れているデータのエラーを検出するためコードプロセッ
サ１９によって用いられる。もしもエラーが検出される
と、コードプロセッサ１９はホストＤＭＡユニット１７
を介して信号をマイクロプロセッサ１６へ与えて、エラ
ーが検出されたデータのブロックを示す。転送されたデ
ータのブロックがエラーを含むということを示す、ホス
トユニットへの信号を与えることによって、かつ／また
はホストＤＭＡユニットがデータをホストユニットへ再
転送させるようにすることによって、マイクロプロセッ
サ１６はコードプロセッサ１９からのエラー表示に応答
する。動作の検索モードの間に、マイクロプロセッサ１
６は、ＣＰＵチャネル３６を介して、バッファメモリ１
０から制御情報を検索し、かつ制御情報を処理して、デ
ータがホストユニットへ転送するために正しくフォーマ
ット化されることを確実にする。検索されたデータのブ
ロックに関する制御情報およびエラーコードキャラクタ
は、バッファメモリ１０からデータを検索するために、
マイクロプロセッサ１６によってバッファメモリ１０か
ら検索される。
動作の検索モードの間のデータの転送を完了するために
、ライン４４上の制御信号をハンドシェイクコントロー
ラ４０へ、ライン２６ｂ上の制御信号をホストインター
フェイスユニット１２へかつライン４５上の制御信号を
アドレス発生器４２へ与えることによって、シーケンサ
４１は、マイクロプロセッサ１６から制御ライン２８を
介しての初期設定信号に応答する。ハンドシェイクコン
トローラ４０は、シーケンサ４１からライン４４を介し
ての制御信号によって能動化され、かつ、データがホス
トインターフェイスユニット１２によってバッファメモ
リ１０からホスト装置へ転送されるとき要求および肯定
応答信号をライン２６ａを介してホストインターフェイ
スユニット１２とやり取りする。データバス２１を介し
てバッファメモリ１０からホスト装置へデータを転送す
るのを開始させることによって、ホストインターフェイ
スユニット１２は、シーケンサ４１からのライン２６ｂ
上の制御信号に応答する。記憶されたデータをバッファ
メモリ１０から検索するために、かつ検索されたデータ
が、ホストユニットへの転送のためデータバス２１を介
してバッファメモリ１０からホストインターフェイスユ
ニット１２へ転送されるようにさせるため、アドレスラ
イン２３を介してアドレス信号の予め定められるシーケ
ンスでバッファメモリ１０をアクセスすることによって
、アドレス発生器４２はシーケンサ４１からの、ライン
４５上の制御信号に応答する。
、ライン４４上の制御信号をハンドシェイクコントロー
ラ４０へ、ライン２６ｂ上の制御信号をホストインター
フェイスユニット１２へかつライン４５上の制御信号を
アドレス発生器４２へ与えることによって、シーケンサ
４１は、マイクロプロセッサ１６から制御ライン２８を
介しての初期設定信号に応答する。ハンドシェイクコン
トローラ４０は、シーケンサ４１からライン４４を介し
ての制御信号によって能動化され、かつ、データがホス
トインターフェイスユニット１２によってバッファメモ
リ１０からホスト装置へ転送されるとき要求および肯定
応答信号をライン２６ａを介してホストインターフェイ
スユニット１２とやり取りする。データバス２１を介し
てバッファメモリ１０からホスト装置へデータを転送す
るのを開始させることによって、ホストインターフェイ
スユニット１２は、シーケンサ４１からのライン２６ｂ
上の制御信号に応答する。記憶されたデータをバッファ
メモリ１０から検索するために、かつ検索されたデータ
が、ホストユニットへの転送のためデータバス２１を介
してバッファメモリ１０からホストインターフェイスユ
ニット１２へ転送されるようにさせるため、アドレスラ
イン２３を介してアドレス信号の予め定められるシーケ
ンスでバッファメモリ１０をアクセスすることによって
、アドレス発生器４２はシーケンサ４１からの、ライン
４５上の制御信号に応答する。
動作の書込モードの間に、記録媒体上のすべての記録が
公称上の順方向に達成される。時折、動作の書込モード
の間にデータが記録された方向と逆の方向に、動作の検
索モードの間データをホストユニットへ転送する要求が
ある。したがって、動作の書込モードの間にデータが記
録された順方向に対して逆方向に、動作の検索モードの
間データが目的記録媒体から読出されるべきことを示す
制御情報を選択的に発生させることによって、マイクロ
プロセッサ１６はそのような逆方向表示に応答する。マ
イクロプロセッサは逆方向制御情報を、ライン３５を介
して読出インターフェイスユニットへ、ライン３０を介
して目的ＤＭＡユニットへ、かつライン２８を介してホ
ストＤＭＡユニット１７へ与える。動作の検索モードの
間に逆方向に記録媒体を読むことによって、読出インタ
ーフェイスユニット１４は逆方向制御情報に応答する。
公称上の順方向に達成される。時折、動作の書込モード
の間にデータが記録された方向と逆の方向に、動作の検
索モードの間データをホストユニットへ転送する要求が
ある。したがって、動作の書込モードの間にデータが記
録された順方向に対して逆方向に、動作の検索モードの
間データが目的記録媒体から読出されるべきことを示す
制御情報を選択的に発生させることによって、マイクロ
プロセッサ１６はそのような逆方向表示に応答する。マ
イクロプロセッサは逆方向制御情報を、ライン３５を介
して読出インターフェイスユニットへ、ライン３０を介
して目的ＤＭＡユニットへ、かつライン２８を介してホ
ストＤＭＡユニット１７へ与える。動作の検索モードの
間に逆方向に記録媒体を読むことによって、読出インタ
ーフェイスユニット１４は逆方向制御情報に応答する。
しかしなから、生じるかもしれないエラーがその検出に
応答して検出されかつ、上述したように、マイクロプロ
セッサ１６によって訂正されることができるように、動
作の書込モードの間にストアされたと同じフォーマット
で、動作の検索モードの間にデータがバッファメモリに
記憶されるのが望ましい。それゆえに、もしデータが順
方向に記録媒体から読出されたならばデータが記憶され
たであろうと同じフォーマットでデータを記憶するため
に、逆方向制御情報に依存する予め定められるシーケン
スで目的ＤＭＡユニット１８は、バッファメモリ１０の
対応する第１の組の予め規定されたバッファメモリ記憶
場所をアクセスする。
応答して検出されかつ、上述したように、マイクロプロ
セッサ１６によって訂正されることができるように、動
作の書込モードの間にストアされたと同じフォーマット
で、動作の検索モードの間にデータがバッファメモリに
記憶されるのが望ましい。それゆえに、もしデータが順
方向に記録媒体から読出されたならばデータが記憶され
たであろうと同じフォーマットでデータを記憶するため
に、逆方向制御情報に依存する予め定められるシーケン
スで目的ＤＭＡユニット１８は、バッファメモリ１０の
対応する第１の組の予め規定されたバッファメモリ記憶
場所をアクセスする。
したがって、データを逆方向にホストユニットへ転送す
るために、ホストＤＭＡユニット１７は予め定められる
シーケンスでバッファメモリ１０の対応する第１の組の
予め規定されたバッファメモリ記憶場所をアクセスし、
その予め定められたシーケンスは、動作の書込モードの
間にデータがホストＤＭＡユニット１７によってバッフ
ァメモリ１０へ転送された順序と逆の順序で動作の検索
モードの間にホスト装置へ転送するためデータをバッフ
ァメモリ１０から転送する目的で、逆方向制御情報に依
存する。
るために、ホストＤＭＡユニット１７は予め定められる
シーケンスでバッファメモリ１０の対応する第１の組の
予め規定されたバッファメモリ記憶場所をアクセスし、
その予め定められたシーケンスは、動作の書込モードの
間にデータがホストＤＭＡユニット１７によってバッフ
ァメモリ１０へ転送された順序と逆の順序で動作の検索
モードの間にホスト装置へ転送するためデータをバッフ
ァメモリ１０から転送する目的で、逆方向制御情報に依
存する。
データバッファ記憶および転送フォーマットの典型的な
好ましい実施例を参照してこの発明のシステムを説明し
てきた。この発明のシステムは、また、当業者にとって
明らかなように、データをバッファ記憶しかつ転送する
ための他のフォーマットに従ってホストユツトと、記録
媒体との間でデータを転送するためにも有益である。
好ましい実施例を参照してこの発明のシステムを説明し
てきた。この発明のシステムは、また、当業者にとって
明らかなように、データをバッファ記憶しかつ転送する
ための他のフォーマットに従ってホストユツトと、記録
媒体との間でデータを転送するためにも有益である。
第１図はこの発明のデータ転送システムの好ましい実施
例のブロック図である。 第２図は第１図のシステムに含まれるホストＤＭＡユニ
ットのブロック図である。 第３図は第１図のシステムに含まれる目的ＤＭＡユニッ
トのブロック図である。 第４図は第１図のシステムに含まれる書込インターフェ
イスユニットのブロック図である。 第５図は第１図のシステムに含まれる読出インターフェ
イスユニットのブロック図である。 第６図は第１図のシステムの好ましい構成に用いられる
バッファメモリのためのデータ記憶フォーマットを示す
。 第７図は第１図のシステムの好ましい構成においてバッ
ファメモリから書込インターフェイスユニットへデータ
を転送するために用いられるシーケンスを示す。 図において、１０はバッファメモリ、１１はバッファイ
ンターフェイス制御ユニット、１２はホストインターフ
ェイスユニット、１３は書込インターフェイスユニット
、１４は読出インターフェイスユニット、１６はマイク
ロプロセッサ、１７はホストＤＭＡユニット、１８は目
的ＤＭＡユニット、１９はコードプロセッサ、２０はプ
ロトコルユニット、２１はデータバス、４１はシーケン
サ、４２はアドレス発生器、４０および５０はハンドシ
ェイクコントローラ、６０はエラーコード発生器、６１
はリフオーマットユニ・ソト、７０は同期検出器、７１
はデータセパレータ、７２はリフオーマットユニット、
７３はエラー検出器、７４は読出信号プロセサを示す。 特許出願人 サイファ−・データ・ブロダクツハ”−／
７１ メそ−ツ マークロアｂｔ？げ
ＦＩＧ、 ３メ１ミー゛ノ ＦＩＧ、 ４ ＦＩＧ、 ７
例のブロック図である。 第２図は第１図のシステムに含まれるホストＤＭＡユニ
ットのブロック図である。 第３図は第１図のシステムに含まれる目的ＤＭＡユニッ
トのブロック図である。 第４図は第１図のシステムに含まれる書込インターフェ
イスユニットのブロック図である。 第５図は第１図のシステムに含まれる読出インターフェ
イスユニットのブロック図である。 第６図は第１図のシステムの好ましい構成に用いられる
バッファメモリのためのデータ記憶フォーマットを示す
。 第７図は第１図のシステムの好ましい構成においてバッ
ファメモリから書込インターフェイスユニットへデータ
を転送するために用いられるシーケンスを示す。 図において、１０はバッファメモリ、１１はバッファイ
ンターフェイス制御ユニット、１２はホストインターフ
ェイスユニット、１３は書込インターフェイスユニット
、１４は読出インターフェイスユニット、１６はマイク
ロプロセッサ、１７はホストＤＭＡユニット、１８は目
的ＤＭＡユニット、１９はコードプロセッサ、２０はプ
ロトコルユニット、２１はデータバス、４１はシーケン
サ、４２はアドレス発生器、４０および５０はハンドシ
ェイクコントローラ、６０はエラーコード発生器、６１
はリフオーマットユニ・ソト、７０は同期検出器、７１
はデータセパレータ、７２はリフオーマットユニット、
７３はエラー検出器、７４は読出信号プロセサを示す。 特許出願人 サイファ−・データ・ブロダクツハ”−／
７１ メそ−ツ マークロアｂｔ？げ
ＦＩＧ、 ３メ１ミー゛ノ ＦＩＧ、 ４ ＦＩＧ、 ７
Claims (12)
- （１）ホスト装置と、目的記録媒体との間でディジタル
データを転送するためのシステムであって、 ディジタルデータを記憶するための記憶場所のマトリッ
クスを有するバッファメモリと、 データを、記録のための目的記録媒体へ転送するための
書込インターフェイスユニットと、目的記録媒体からデ
ータを読出して処理するための読出インターフェイスユ
ニットと、 動作の書込モードの間に、ホスト装置からバッファメモ
リへかつバッファメモリから書込インターフェイスユニ
ットへデータを転送し、かつ動作の検索モードの間、読
出インターフェイスユニットからバッファメモリへかつ
バッファメモリからホスト装置へデータを転送するため
のバッファインターフェイス制御ユニットとを備え、前
記バッファインターフェイス制御ユニットは、 前記データがバッファメモリへ転送されているとき前記
データに関するエラー訂正コードキャラクタを発生する
ための手段と、 ホストユニットからバッファメモリへデータを転送し、
かつ発生されたエラー訂正コードキャラクタをバッファ
メモリへ転送するためのホスト・ダイレクト・メモリ・
アクセス（ＤＭＡ）ユニットとを備え バッファメモリ書込インターフェイスユニットへデータ
およびエラー訂正コードを転送するための目的ＤＭＡユ
ニットとを備え、 前記ホストＤＭＡユニットは、前記データに関するエラ
ーコードキャラクタを記憶するため第１の組の予め規定
される非連続的なバッファメモリ記憶場所が散在される
付加的な組の予め規定される記憶場所を含む予め定めら
れたバッファフォーマットで、ホストユニットから転送
されたデータをバッファメモリに記憶するために、動作
の書込モードの間、前記第１の組の予め規定される非連
続的なバッファメモリ記憶場所をアクセスするための手
段と、エラー訂正コードキャラクタに、前記予め規定さ
れるバッファフォーマットでデータが散在されるように
エラー訂正コードキャラクタを記憶するために、動作の
書込モードの間に付加的な組の予め規定された記憶場所
の１つをアクセスするための手段とを含み、かつ 目的ＤＭＡユニットは、検索されたデータおよびエラー
訂正コードキャラクタに関するエラー検出コードキャラ
クタを挿入するため検索されたデータおよびエラー訂正
コードキャラクタによって占有されるタイムスロットが
散在されるオープンタイムスロットを含むフォーマット
に、バッファメモリから、データおよびエラー訂正コー
ドキャラクタを検索するために、予め定められる非連続
的シーケンスで、前記第１の組および前記１つの付加的
な組の予め規定されたバッファメモリ記憶場所をアクセ
スするための手段を含む、ディジタルデータ転送システ
ム。 - （２）前記バッファインターフェイスは制御ユニットは
さらに、前記データがバッファメモリへ転送されている
とき、前記データに関するエラー制御情報を発生するた
めの手段を含み、 ホストダイレクトメモリアクセス（ＤＭＡ）ユニットは
さらに、発生された制御情報をバッファメモリへ転送す
るための手段を含み、前記転送手段は、予め定められた
バッファフォーマットデータを備える制御情報を記憶す
るために、動作の書込モードの間に、バッファメモリに
おける他の組の予め規定される記憶場所をアクセスする
ための手段を含む、特許請求の範囲第１項記載のシステ
ム。 - （３）目的ＤＭＡユニットは、データがホストＤＡＭユ
ニットによってバッファメモリへ転送された順序と異な
る順序で、バッファメモリから書込インターフェイスユ
ニットへデータを転送するための手段を含む、特許請求
の範囲第１項記載のシステム。 - （４）前記バッファメモリは記憶場所の列および行から
なるストレージマトリックスを含み、ホストＤＭＡユニ
ットは、ホストユニットから転送されたデータを記憶す
るため列ごとのシーケンスでバッファメモリの記憶場所
をアクセスするための手段を含み、かつ 目的ＤＭＡユニットは、書込インターフェイスユニット
への転送のためバッファメモリからデータを検索するた
めに、行ごとのシーケンスでバッファメモリの記憶場所
をアクセスするための手段を含む、特許請求の範囲第３
項記載のシステム。 - （５）前記書込インターフェイスユニットは、前記検索
されたデータおよびエラー訂正コードキャラクタに関す
るエラー検出コードキャラクタを発生するための手段と
、前記オープンタイムスロットに、前記発生されたエラ
ー検出コードキャラクタを挿入するための手段と、予め
定められるデータ記録フォーマットで目的記録媒体への
転送のための散在するデータおよびエラーコードキャラ
クタを処理するための手段とを含む、特許請求の範囲第
１項記載のシステム。 - （６）目的ＤＡＭユニットは、動作の書込モードの間前
記データおよびエラー訂正コードキャラクタが目的ＤＭ
Ａユニットによって検索されたバッファフォーマットと
同じの、動作の検索モードの間のバッファフォーマット
で記憶するため、読出インターフェイスユニットによっ
て読出されたデータおよびエラー訂正コードキャラクタ
をバッファメモリへ転送するための手段と、前記バッフ
ァフォーマット内の付加的組の予め規定される記憶場所
の他の組に記憶するため、動作の検索モードの間に読出
インターフェイスユニットによって読出されたエラー検
出コードキャラクタをバッファメモリへ転送するための
手段とを備えた、特許請求の範囲第５項記載のシステム
。 - （７）前記予め定められたデータ記録フォーマットはそ
れぞれ隣接するデータセクタを示す同期コードキャラク
タによって分離されたデータのセクタを含み、 前記読出インターフェイスユニットは、記録が行なわれ
ている間に目的記録媒体上に記録されているどのような
ものをも読出すための手段と、記録時のエラーを検出す
るため記録媒体から読出されたエラー検出コードキャラ
クタを処理するための手段と、読出された同期コードキ
ャラクタに応答して、記録エラーが検出されるセクタを
示すための手段とを備え、 前記目的ＤＡＭユニットは、エラーが表示されたデータ
のセクタを、バッファメモリから書込インターフェイス
ユニットへ再度転送することによって、動作の書込モー
ドの間前記セクタエラー表示に応答する手段を含み、か
つ バッファインターフェイス制御ユニットは、さらに、前
記バッファメモリをアクセスしかつ、前記セクタが前記
目的記録媒体上に記録されていることを示す再度転送さ
れたデータの前記セクタに制御情報を挿入することによ
って、前記セクタエラー表示に応答する手段を含む、特
許請求の範囲第５項記載のシステム。 - （８）前記目的ＤＭＡユニットは、動作の書込モードの
間に前記データが目的ＤＭＡユニットによって検索され
たバッファフォーマットと同じの、動作の検索モードの
バッファフォーマットで記憶するため、読出インターフ
ェイスユニットによって読出されたデータをバッファメ
モリへ転送するための手段と、前記再記録されたセクタ
表示に依存する予め定められたシーケンスで、対応する
第１の組の予め規定されたバッファメモリ記憶場所をア
クセスして、動作の書込モードの間に前記再記録された
データが検索された記憶場所に対応する前記バッファフ
ォーマットの記憶場所におけるデータの誤って記録され
たセクタに代わって、再記録されたデータのセクタを究
極的に記憶するための手段とを備えた、特許請求の範囲
第７項記載のシステム。 - （９）前記予め定められたデータ記録フォーマットは、
それぞれ隣接データセクタを示す同期コードキャラクタ
によって分離されたデータのセクタを含み、 前記読出インターフェイスユニットは、記録時のエラー
を検出するため検索モードの間記録媒体から読出された
エラー検出コードキャラクタを処理するための手段と、
前記読出された同期コードキャラクタに応答して、記録
エラーが検出されるセクタを示すための手段とを備え、 目的ＤＭＡユニットは、前記データが動作の書込モード
の間に目的ＤＭＡユニットによって検索されたバッファ
フォーマットと同じの、動作の検索モードの間のバッフ
ァフォーマットで記憶するため、読出インターフェイス
ユニットによって読出されたデータをバッファメモリへ
転送するための手段を備え、 前記バッファインターフェイス制御ユニットは、さらに
、前記セクタエラーが表示されたデータの各セクタをバ
ッファフォーマットから検索することによって、前記エ
ラーを訂正するため前記検索されたデータセクタを処理
することによって、かつエラー表示されたデータセクタ
が検索された同じ記憶場所に、バッファメモリにおける
前記訂正されたデータセクタを記憶することによって、
動作の検索モードの間の前記セクタエラー表示に応答す
る手段を含む、特許請求の範囲第５項記載のシステム。 - （１０）前記予め定められたデータ記録フォーマットは
、同期コードキャラクタによって分離されかつ各セクタ
内の異なる位置に再同期コードキャラクタを含むデータ
のセクタを備え、 バッファインターフェイス制御ユニットは、さらに、動
作の検索モードの間前記同期コードキャラクタ検出表示
をモニタするための手段と、同期コードキャラクタが検
出されるそれらのセクタのための同期表示を与えること
によってかつ同期コードキャラクタがそれらが検出され
るべきときに検出されない場合に同期表示のロスを提供
することによって前記モニタリングに応答するための手
段を含む、特許請求範囲第５項記載のシステム。 - （１１）目的ＤＭＡユニットは、前記データが動作の書
込モードの間に目的ＤＡＭユニットによって転送された
フォーマットと同じ、動作検索モードの間のフォーマッ
トで記憶するため、読出インターフェイスユニットによ
って読出されたデータをバッファメモリへ転送するため
の手段を含む、特許請求の範囲第１項記載のシステム。 - （１２）バッファインターフェイス制御ユニットは、さ
らに、データが動作の書込モードの間に記録された順方
向に対して逆方向に、動作の検索モードの間にデータが
目的記録媒体から読出されるべきことを示す制御情報を
選択的に発生するための手段を備え、 読出インターフェイスユニットは、動作の検索モードの
間記録媒体を前記逆方向に読出すことによって前記逆方
向制御情報に応答する手段を含み、目的ＤＭＡユニット
は、データが記録媒体から順方向に読出されたならば前
記データが記憶されたであろう同じフォーマットでデー
タを記憶するために前記逆方向制御情報に依存する予め
定められるシーケンスで、対応する第１の組の予め規定
されたバッファメモリ記憶場所をアクセスするための手
段を備え、かつ ホストＤＭＡユニットは、前記データがホストＤＭＡユ
ニットによって、動作の書込モードの間にバッファメモ
リへ転送された順序と逆の順序で、動作の検索モードの
間に前記ホスト装置へ転送するためデータをバッファメ
モリから転送する目的で、前記逆方向制御情報に依存す
る予め定められるシーケンスで対応する第１の組の予め
規定されたバッファメモリ記憶場所をアクセスするため
の手段を含む、特許請求の範囲第１１項記載のシステム
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US794070 | 1985-11-01 | ||
| US06/794,070 US4672613A (en) | 1985-11-01 | 1985-11-01 | System for transferring digital data between a host device and a recording medium |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62117049A true JPS62117049A (ja) | 1987-05-28 |
Family
ID=25161603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61258058A Pending JPS62117049A (ja) | 1985-11-01 | 1986-10-29 | デイジタルデ−タ転送システム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4672613A (ja) |
| EP (1) | EP0221763B1 (ja) |
| JP (1) | JPS62117049A (ja) |
| DE (1) | DE3688358D1 (ja) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4783705A (en) * | 1986-02-27 | 1988-11-08 | Quantum Corporation | High capacity disk file with embedded sector servo and SCSI interface |
| US4866717A (en) * | 1986-07-29 | 1989-09-12 | Matsushita Electric Industrial Co., Ltd. | Code error detecting and correcting apparatus |
| US4791642A (en) * | 1986-10-17 | 1988-12-13 | Amdahl Corporation | Buffer error retry |
| US5020024A (en) * | 1987-01-16 | 1991-05-28 | Stratus Computer, Inc. | Method and apparatus for detecting selected absence of digital logic synchronism |
| JPS63201822A (ja) * | 1987-02-13 | 1988-08-19 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | データ処理システム |
| AU622626B2 (en) * | 1987-06-03 | 1992-04-16 | Sony Corporation | Method of processing data |
| JPH02504083A (ja) * | 1987-07-02 | 1990-11-22 | エクサバイト・コーポレーシヨン | データ・バツフアー管理のための方法と装置 |
| CA1270324A (en) * | 1987-12-22 | 1990-06-12 | Garry Hutchinson | Dat storage system for computers |
| US5239636A (en) * | 1988-09-09 | 1993-08-24 | Advanced Micro Devices, Inc. | Buffer memory subsystem for peripheral controllers |
| JPH07122868B2 (ja) * | 1988-11-29 | 1995-12-25 | 日本電気株式会社 | 情報処理装置 |
| US5257393A (en) * | 1989-04-19 | 1993-10-26 | Jrm Consultants, Inc. | Serially controlled programmable test network |
| US5146574A (en) * | 1989-06-27 | 1992-09-08 | Sf2 Corporation | Method and circuit for programmable selecting a variable sequence of element using write-back |
| US5068780A (en) * | 1989-08-01 | 1991-11-26 | Digital Equipment Corporation | Method and apparatus for controlling initiation of bootstrap loading of an operating system in a computer system having first and second discrete computing zones |
| US5048022A (en) * | 1989-08-01 | 1991-09-10 | Digital Equipment Corporation | Memory device with transfer of ECC signals on time division multiplexed bidirectional lines |
| US5315708A (en) * | 1990-02-28 | 1994-05-24 | Micro Technology, Inc. | Method and apparatus for transferring data through a staging memory |
| US5280601A (en) * | 1990-03-02 | 1994-01-18 | Seagate Technology, Inc. | Buffer memory control system for a magnetic disc controller |
| US5185876A (en) * | 1990-03-14 | 1993-02-09 | Micro Technology, Inc. | Buffering system for dynamically providing data to multiple storage elements |
| US5182752A (en) * | 1990-06-29 | 1993-01-26 | Digital Equipment Corporation | Method and apparatus for transferring data between a data bus and a data storage device |
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