JPS62113236A - 平方根関数を求める回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は全般的に数学的な計算を行なう回路、更に具
体的に云えば平方根を求める動作を行なう回路に関する
。

集束された画素を得る為に、超音波位相調整アレー扇形
走査器で電気信号を処理する時、特定の焦点深度及びビ
ームの角度で反射された超音波を受信する変換器素子の
間の時間遅延の差を計算しなければならない。合計の時
間遅延を表わす一般式は、ビームの角度、焦点深度及び
アレー内の変換器素子の関数の平方根を求めることを必
要とする。

この様な用途では、：１゛算を実行するのに必要な時間
の為に、平方根関数を求める多数の公知の方法が使えな
い。例えば、多数の乗算及び加算工程を必要とするハイ
レベル言語の計算は遅すぎる。

別の方法は、ソフトウェアのテーブルを使うことである
が、各々の周波数、深度及び変換器の形式が約５６，０
００バイトを必要とする為に、こういうテーブルは非常
に多数のバイトを用い、必要とされる程は一般的でない
。この為、１１個の深度及び３種類の周波数を１９つ変
換器２個のアレーに対する計算でも、約３．７メガバイ
トを貯蔵することを必要とする。更に、ソフトウェアの
テーブルを使うと、距離ゲート式パルス・エコー・ドツ
プラーで希望される様な任意の焦点深度を容易に使うこ
とが出来ない。

平方根を直接に求めるハードウェアの集積回路は非常に
制限があり、最も速い製品（インテル８０８７）は約３
６マイクロ秒を必要とし、浮動小数点を必要とする。更
に、浮動小数点の数を使う必要があることにより、この
他の必要な計算も更に遅くなる。

この他の方法として、テーブル−ルックアップを使うこ
とにより、最初の推量をかなりよく行なう様なソフトウ
ェアのアルゴリズムを使うものがある。然し、この方法
は、平方根を計算する為に除算、加算及び乗算を必要と
し、その手順は希望するよりもずっと時間がかへる。こ
の代りに、テーラ級数展開に基づく普通の多項式を用い
て、平方根を近似することが出来る。近似の精度は、使
われる項の数に関係し、やはり扇形走査器の用途にとっ
ては希望するよりも時間がか＼る。

ＥＤＮ１９ｇ４年８月２３日号、第１６７頁乃至第１７
４頁所載のヤンの論文「平方根チップ用のゲート・アレ
ーが軍用システムの要求を充たす」では、入力数を夫々
がその前の剰余に作用する一″連の部分的な剰余として
記述することにより、平方根を求める。ゲート・アレー
回路が計算を波及的に行なって最終結果を求める。この
回路は平方根関数を求める点で速いが、回路が複雑であ
って、かなりの電力を必要とする。

この発明では、超音波扇形走査の用途と両立し得る様な
期間内に平方根関数を求め、且つ大皿の電力を必要とし
ない様な回路を提供する。例えば、７．５メガヘルツで
１／３２波長の条件は、１／１５６ミリメードルの解像
度を意味する。これは、８ビット（１／２５６）の精度
を必要とする。１ミリメートル乃至２５０ミリメートル
未満の焦点深度に対しては、距離の整数部分はやはり８
ビット（１／２５６未満）で得られる。１６ビットの精
度で平方根をみつける様に設計されたこの発明の回路は
、基数の点をビット８及び９の間におくと仮定すると、
入力数が３２ビットの精度を持つことを意味する。

この発明の回路は、数の平方根を手書きで計算する簡単
なアルゴリズムに基づく。最初に、入力数を基数点の左
側及び右側のディジットの対に分ける。所望の精度の各
々のディジットに対し、基数点の後に対の０を追加する
。その後、最上位のゼロ・ディジットの対は、ゼロでな
い最初のディジットの対まで飛越す。従って、最初の答
ビットは１である。ディジットの対からこの１を減算し
、４を乗じ、次に最上位のディジットの対を加算するこ
とにより、剰余を形成する。この後のビットの対に対し
てこの手順を繰返し、試みの除数を限定し、剰余の値を
決定する。この回路によって実施するアルゴリズムは、
多くの動作をループに入れる様に＋Ｍ成するのが有利で
ある。

この発明並びにその目的と特徴は、以下図面について詳
しく説明する所から、更によく理解されよう。

次に図面について説明する。第１図はこの発明の基本と
する簡単なアルゴリズムを用いて、１２８の様な数の１
０進法の平方根をみつける工程を示している。このアル
ゴリズムを実施する時の工程は次の様に説明することが
出来る。

ａ０人入力数小数点の左側及び右側のディジットの対に
分ける。小数点の右側にあるディジットの対の総数が求
める精度に等しくなるまで、′分数に０を加える。

ｂ、最上位のディジットの対の中の最大の平方根をみつ
ける。このディジットが答の第１の（最上位の）ディジ
ットになる。

Ｃ９このディジットの自乗をディジットの対から減算し
、その結果に１００を乗じ、次に上位のディジットの対
を加えることにより、剰余を形成する（第３行）。

ｄ、試行除数−（答×２０）＋ディジットを形成する。

こ−でディジットは、試行除数×ディジットが剰余より
小さいか又はそれに等しくなる様になっている（第３行
）。

ｅ、試行除数×ディジットを剰余がら減算しく第４行）
、その結果に１００を乗じと共に次のディジットの対を
加え（第５行）、新しい剰余を形成する。即ち、剰余−
（剰余−試行除数×ディジット）Ｘ１００＋デイジツト
の対。

ｆ、答の次のディジットは工程ｄでみつけたディジット
である。即ち、答−（答えＸｌ０）＋ディジット。

ｇ、十分なディジットがみつかるまで、工程ｄ乃至工程
ｆを繰返す（第５行乃至第１３行）。

同じアルゴリズムを２進数に用いることが出来るが、そ
の工程は実施するのが幾分容易になる。

第２図について説明すると、整数の２進数の平方根は次
の様に説明することが出来る。

ａ、入力数を基数の点の左側及び右側のディジットの対
に分ける。所望の精度のディジット毎に、基数の点の後
にゼロの対を加える（第１行）。

ｂ、最初のディジットの対が０ではない（この場合、最
上位のゼロのディジットの対を飛越している）ので、答
の最明のビットは１である。（２進法のディジットの対
の最大の平方根は０又は１にしかなり得ない。） Ｃ，ディジットの対から１　（答）を減算し、４（１０
０りを乗じ、次の最上位のディジットの対を加えること
により、剰余を形成する（第３行）ｄ、答の４倍に１を
加えることにより、試行除数を形成する（第３行）。

ｅ、剰余が試行除数より小さい場合、答えの次のビット
はＯであり、そうでなければ答のビットは１である。答
のビットがＯであれば、新しい剰余−剰余×４＋次のデ
ィジットの対をみつける。

そうでなければ、剰余−（剰余−試行除数）×４＋次の
ディジットの対である。新しい答−答×２＋答のビット
（第４行及び第６行）。

ｆ、答の全ての所望のディジットがみつかるまで、工程
ｄ及びｅを繰返す（第６行乃至第１４行）第２図につい
て述べたアルゴリズムは、大部分の動作をループに入れ
る様に、次の様に云い換えることか出来る。

Ｒを剰余、Ａを答の最上位ビット、ＡＯを答えの最下位
ビット、Ｔを試行除数、ＲＩを減算器に対する剰余入力
、Ｃｏｕｎｔをループ・カウント、Ｑを入力数とする。

Ａ−０、Ｒ−Ｑ及びＣｏｕｎｔ　−０とし、Ｑの最−上
位の２ビットを選択する。

ループ：ＲＩ冒ＲＸ４＋Ｑの２ビット Ｔ−Ａｘ４＋１ ＲＩＯＴであれば、Ｒ−ＲＩ　−Ｔ Ｏ−１ そうでなければ　　Ｒ−ＲＩ ０−Ｏ Ｃｏｕｎｔ　−１５であれば停止する。

答−ＡＸ２＋ＡＱ Ｃｏｕｎｔ　＝Ｃｏｕｎｔ　＋　１ Ｑの次に最上位の２ビットを選択する。

Ａ−ＡＸ２＋ＡＯ ループに進む。全ての対に対して繰返 す。

上に説明したこの発明のアルゴリズムを実施する回路が
第３図に示されている。データが３２ビット・データ・
レジスタ２０に書込まれる。書込みの際、リセット回路
を破算して、平方根回路の各々の部分を初期設定する為
にリセットを発生する。４ビット状態計数器２２をゼロ
に設定し、１６ビットの答シフトレジスタ２４を破算し
、１８ビット減算器２８の出力をゼロにして、剰余ラッ
チがこのゼロの値を入れることが出来る様にすることに
より、剰余ラッチ２６を破算する。減算器を破算してい
る間、符号もゼロにし、剰余ラッチに対する減算器の入
力を選択する。

回路のデータ・レジスタ部分が入力データの２ビット（
前に述べたアルゴリズムのＱ）を選択して、剰余に加算
する。状態計数器に基づいて、最上位のビットの対（ビ
ット３２及び３１）から開始して、１６対のビットの内
の１対を選択する。

状態計数器が、回路クロックをゲートするのに使われる
終りカウント出力をセットする。このゲート用クロック
ＧＣＬＫが、最終的な状態に達するまで、答シフト・レ
ジスタ及び剰余ラッチのクロック動作をする。

１８ビット減算器に対するＡ入力がＱからの２つのデー
タ・ビットと、剰余ラッチの出力である最後の剰余の１
６ビットで構成される。剰余の１６ビットを１８ビット
入力の高い方の１６個として使うことは、実効的に剰余
の値に４を乗することでありて、Ｑの２ビットを加え、
この結果上に述べたアルゴリズムのＲ１の値になる。

減算器に対する８入力が、最後の答（答シフトレジスタ
にあり、事実上４を乗する為に、２ビットだけ高い方に
シフトシている）を１に等しい一定の下位の２ビットに
加えたもので構成される。

この為、８入力は上に述べたアルゴリズムのＴの値であ
る。

減算結果、即ちＲ１−Ｔの値は、正又は負である。結果
が正であれば、（Ｒ１−Ｔ２Ｏであるから）判定Ｒ１≧
Ｔが真であり、符号ビットがＯであり、減算器の出力を
剰余ラッチの入力として選択すると共に、ＡＯビットを
１に等しいとおく。

結果が負であれば、符号が１であり、ＡＯビットをＯと
おく。剰余ラッチがＲ１の最下位の１６ビットを入力と
して選択する。

次のＧ　ＣＬ　Ｋで、剰余ラッチが新しい剰余に更新さ
れ、答シフトレジスタが前の答を１ビットだけ上向きに
シフトし、ＡＯビットをシフトによって入れる。答シフ
トレジスタの出力が次の答の最上位ビットになり、この
時新しい答はＡＯに答シフトレジスタの２倍を加えたも
のに等しい。

状態計数器が終りカウントに達した時、３０に示した出
力用意完了が１クロツク後に真になる。

この遅延により、回路は、出力バッファ３２の読みが有
効な平方根を表わす前に、答の最終ビットを決定するこ
とが出来る。

第４図は第３図の機能的なブロック図を構成する１つの
回路の回路図である。入力データ・レジスタがＵ１６５
にあり、これは多重化入力／多電化出力のカッド形８ビ
ット・レジスタである。２本の線が４つのレジスタの内
の１つを選択する。

Ｕ１６６は別の２本の線を用いて、Ｕ１６５からの４つ
の偶数ビットの内の１つ及び４つの奇数ビットの内の１
つを選択し、前に述べたＱの選ばれるビットの対を形成
する。計数器Ｕ１６７が状態計数器として作用し、０か
ら開始して、１５のカウントで停止する。Ｕ１３８の１
つのゲートがクロック（ＣＫ）をゲートして、ＧＣＬＫ
　（ゲート形ＣＫ）を形成し、これはＵ１６６の終りカ
ウントが低である時に作用し、終りカウントが高になる
時に強制的にオフになる。

Ｕ１４２のフリップフロップがリセット制御装置を形成
する。Ｕ１６５に対する任意の書込みの間、これらのフ
リップフロップがクリアされ、リセット出力（ＳＱＲＴ
ＲＳＴ）を０にする。Ｕ１６５に対する４番目の書込み
の後、第２のクロック（（、Ｋ）まで、リセットはＯに
とＶまる。これにより、リセット期間が少なくとも１対
クロック期間の長さになることが保証されると共に、第
２のクロックの時、剰余ラッチに対する入力が有効であ
る様にするのに十分な間、減算器をクリアすることが出
来る様に保証される。

計数器Ｕ４６が、４０Ｍｌ１工成る小さな整数で除すこ
とにより、クロック（ＣＫ）を発生する。公称除数は５
であり、１２５ナノ秒のクロック期間になる。計数器は
１２のカウントにロードされ、１３．１４．１５と増数
してから０になる。０のカウントにより、計数器が１２
に再びロードされ、こうして５°つの状態が得られる。

Ｑｂ比出力使って、２つが高で、３つが低のクロック・
サイクルを作り、平方根回路内にある種々の部品の必要
を上潮る最低のクロック幅が確実に得られる様にする。

減算器は５つの装置Ｕ１４１．Ｕ１６８．Ｕ１９７、Ｕ
１９６及びＵ２２６で構成される。これらのＡＬＵ　（
演算論理装置）は波及形桁上げ／借りを用いて減算する
様に構成されている。この方法は、桁上げルックアヘッ
ドを使う場合よりも、幾分遅いが、１個乃至２個の余分
の集積回路が節約される。２個の７４Ｌ３１ｇ２又は１
個の７４Ｌ３８８２集積回路を使うことが出来る。こう
すれば、回路がＩＯＭＩＩよ　（１００ナノ秒のサイク
ル周期）で動作することが出来る様にタイミングが短縮
されるが、こうした場合、この小さな節約が、余分の装
置を使う程のものとは思えない。ＡＬＵが１６個の動作
モードを持ち、その内の２つを使う。１つのモードが、
出力を０にし、１つのモードが出力をＡ及びＢ入力の差
に設定する。Ｕ２２６は減算結果の符号だけを発生する
。

剰余ラッチはＵ１７０．Ｕ１６９．Ｕ１９９及びＵ２Ｏ
５で構成される。これらは４ビットの２対１多重化入力
ラッチである。選択入力が低であると、ＡＬＵの出力が
ラッチに送られる。

答シフトレジスタはＵ２Ｏ５及びＵ２Ｏ５である。符号
の反転が、Ｕ２Ｏ５に対する直列入力であり、８番目の
出力がＵ２Ｏ５に対する直列入力として作用する。これ
らの２つの装置を合せて、並列出力を持つ１６ビット直
列シフトレジスタになる。

Ｕ１９３及びＵ１９２が答の出力バッファになる。これ
らはデータ読取の間に付能される。用意完了出力がＵ１
４０から来る。このフリップフロップがＵ１６７の終り
カウントを１クロック期間だけ遅延させる。出力用意完
了せず（ＲＤＹ”　）を使って、平方根回路が実際に最
終的なビットの決定を完了するまで、データの読取の終
了を遅延させる。

完全な平方根の決定には約１８個のクロック・サイクル
を要する。１個乃至２個がリセットに使われ、１６個が
答の各ビットの評価の為に使われる。８　Ｍｌｌよでは
、１つの平方根に要する時間は、データの書込み及び読
取に要する時間を無視すると、約２．３マイクロ秒であ
る。１つの扇形走査器の用途では、書込み及び読取時間
は最低的４゜４マイクロ秒である。アルゴリズムの評価
は計算とおりまぜになる様に書込むことが出来、こうし
て平方根の評価に要する時間の間、プロセッサが前の計
算を完成するのに塞がっている様にすることが出来る。

この方式を使うと、その時間を占める様に十分に他の計
算を行なうことが出来るので、平方根に必要な遅延時間
は実際的に透明になる様にすることが出来る。この時、
前述の一般式の完全な評価に要する平均時間は、アッセ
ンブリ・コードで書かれたプログラムでは、１つの値あ
たり約２６マイクロ秒である。

以上、位相調整アレー扇形走査器の用途に用いる数の平
方根を適時に計算する様な、離散的なディジタル部品に
基づく回路を説明した。この発明を特定の回路について
説明したが、以上の説明はこの発明を例示するものであ
って、この発明を制約するものと解してはならない。例
えば、Ｒ１及びＴの差は、 Ｒ１−Ｔ曙ＲＩ＋（Ｔ／＋１） ここで（Ｔ／はＴの１の補数）、 Ｔ−４ｘＡ＋１、 従ってＲＩ　−Ｔ−ＲＩ　−４ｘＡ　−１−ＲＩ＋　（
４ＸＡ）／＋１−１ −ＲＩ＋　（４ＸＡ）／ ここで（（４ＸＡ）／は答の高い方のビットの１の補数
）であることを理解すれば、計算することが出来る。こ
の為、答シフトレジスタの出力を反転すれば、減算器の
代りに加算器を用いて、差を求めることが出来る。従っ
て、当業者には、特許請求の範囲によって定められたこ
の発明の範囲内で、種々の変更及び応用が考えられよう
。

【図面の簡単な説明】

第１図は平方根の手書きの１０進法の計算を示す図、 第２図は平方根の手書きの２進法の計算を示す図、 第３図は平方根関数を求めるこの発明の回路の機能的な
ブロック図、 第４図は第４Ａ図、第４Ｂ図、第４Ｃ図及び第４Ｄ図の
配置を示す図、 第４Ａ図、第４Ｂ図、第４Ｃ図及び第４Ｄ図は、全体で
第３図の回路の１実施例の回路図である。 主な符号の説明 ２０：データ・レジスタ ２２：状態計数器 ２４：答シフトレジスタ ２６：剰余ラッチ ２８二減算器 か’１−　ｕ２ａｌ寥Ｉ１．３１３７０８５σＦＩＧ、
−１ １０１１，０１０１００００２１１Ｉｌ、　３＋２５１
（）ＦＩＧ、−２ 傅ζ Ｋ　　　　　　　　　　　　　　　　　　　　　　　　
　　　　ペＩＧ−４

Claims (1)

1. 【特許請求の範囲】 入力数に対するデータ・レジスタと、 状態計数器と、 入力及び出力を持つ答シフトレジスタと、 ２つの入力及び出力を持つ減算器、該減算器の出力及び
   前記減算器の一方の入力に接続されたラッチ、前記減算
   器の出力を前記答シフトレジスタの入力に接続する手段
   、及び前記答シフトレジスタの出力を前記減算器の他方
   の入力に接続する手段を含むループと、 前記データ・レジスタに貯蔵されているデータ・ビット
   の対を前記減算器の前記一方の入力に接続する手段とを
   有し、該データ・ビットの対は前記状態計数器に応答し
   て選択されていて、それから前記答シフトレジスタから
   のデータを減算する様な、前記減算器に対する一方の入
   力として、前記ラッチからのデータと連結されており、
   前記連結データが前記答シフトレジスタからのデータに
   等しいか又はそれより大きい時、前記ラッチが前記減算
   器の出力を受取り且つ答シフト・レジスタが“１”ビッ
   トを受取り、前記連結データが前記答シフトレジスタか
   らのデータより小さい時、前記ラッチが連結データを受
   取り且つ前記答シフトレジスタが“０”を受取り、前記
   状態計数器が終りカウントに達するまで、前記ループが
   データに対して作用する回路。 ２）特許請求の範囲１）に記載した回路に於て、前記答
   シフトレジスタからのデータが、前記減算器に対する入
   力として印加される前に、２ビットだけ上向きにシフト
   させられる回路。 ３）特許請求の範囲１）に記載した回路に於て、前記デ
   ータ・レジスタからのデータの対が最下位ビットとして
   連結される回路。 ４）特許請求の範囲１）に記載した回路に於て、前記状
   態計数器が終りカウントに達した時、前記答シフトレジ
   スタからのデータを平方根として受取る様に接続された
   出力バッファを持つ回路。