JPS62112368A - バイポ−ラトランジスタの製造方法 - Google Patents
バイポ−ラトランジスタの製造方法Info
- Publication number
- JPS62112368A JPS62112368A JP25196985A JP25196985A JPS62112368A JP S62112368 A JPS62112368 A JP S62112368A JP 25196985 A JP25196985 A JP 25196985A JP 25196985 A JP25196985 A JP 25196985A JP S62112368 A JPS62112368 A JP S62112368A
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- Japan
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- gaas
- compound semiconductor
- semiconductor substrate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は化合物半導体を用いたバイポーラトランジスタ
に関し、特にヘテロ接合パイ？−ラトランクスタに関す
るものでちる。
に関し、特にヘテロ接合パイ？−ラトランクスタに関す
るものでちる。
（従来の技術）
化合物半導体を用いたヘテロ接合パイ？−ラトランジス
タ、たとえばＧ ａＡｓとＡｔｘＧａｌ、−ｘＡｓの組
み合わせを用いたヘテロ接合バイポーラトランジスタは
しゃ断固波数の高い超高周波用増幅素子またはスイッチ
ング素子としてすぐれておシ、その製造方法に関する技
術は、文献イクステンディットアブストラクト オブザ
シノクスティーンスコンファレンスオンソリノドステ
ィトデパイシイズアンドマテリアルズ（Ｅｘｔｅｎｄｅ
ｄ Ａｂｓｔｒａｃｔｓｏｆ ｔｈｅ １６ｔｈ （１
９８４Ｉｎｔｅｒｎａｔｉｏｎａｌ ）Ｃｏｎｆｅｒｅ
ｃｅｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ ） １９８４年８月３０
日主催：ザ シャツ９ン ソサイエティオブアプライド
フィジックス（ＴＨＥ ＪＡＰＡＮＳＯＣＩＥＴＹ Ｏ
Ｆ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣ８） ｐｐ、 ３４
３−３４６に記載されている。
タ、たとえばＧ ａＡｓとＡｔｘＧａｌ、−ｘＡｓの組
み合わせを用いたヘテロ接合バイポーラトランジスタは
しゃ断固波数の高い超高周波用増幅素子またはスイッチ
ング素子としてすぐれておシ、その製造方法に関する技
術は、文献イクステンディットアブストラクト オブザ
シノクスティーンスコンファレンスオンソリノドステ
ィトデパイシイズアンドマテリアルズ（Ｅｘｔｅｎｄｅ
ｄ Ａｂｓｔｒａｃｔｓｏｆ ｔｈｅ １６ｔｈ （１
９８４Ｉｎｔｅｒｎａｔｉｏｎａｌ ）Ｃｏｎｆｅｒｅ
ｃｅｏｎ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ ） １９８４年８月３０
日主催：ザ シャツ９ン ソサイエティオブアプライド
フィジックス（ＴＨＥ ＪＡＰＡＮＳＯＣＩＥＴＹ Ｏ
Ｆ ＡＰＰＬＩＥＤ ＰＨＹＳＩＣ８） ｐｐ、 ３４
３−３４６に記載されている。
以下にはＧａＡｓとＡ−１−、−ｘＧ ａＸＡｎの組み
合わせを用いたベテロ接合バイポーラトランジスタにつ
いてのみ述べる。通常この素子を作製するＫは半絶縁性
ＧａＡｓ基板上に高濃度ｎ型ＧａＡｓ （以下ｎ＋−Ｇ
ａＡｓという）層とｎ型ＧａＡｓ （以下ｎ−ＧａＡｓ
という）層とから構成されるコレクタ層、高濃度ｐ型Ｇ
ａＡｓ（以下ｐ”−ＧａＡｓという）層のベース層そし
てｎ−Ａｔ１−ｘＧａＸＡｓ層とｎ、−ＧａＡｓ層とか
ら構成されるエミッタ層を順次結晶成長させる。
合わせを用いたベテロ接合バイポーラトランジスタにつ
いてのみ述べる。通常この素子を作製するＫは半絶縁性
ＧａＡｓ基板上に高濃度ｎ型ＧａＡｓ （以下ｎ＋−Ｇ
ａＡｓという）層とｎ型ＧａＡｓ （以下ｎ−ＧａＡｓ
という）層とから構成されるコレクタ層、高濃度ｐ型Ｇ
ａＡｓ（以下ｐ”−ＧａＡｓという）層のベース層そし
てｎ−Ａｔ１−ｘＧａＸＡｓ層とｎ、−ＧａＡｓ層とか
ら構成されるエミッタ層を順次結晶成長させる。
その後各電極を外部に取シ出す際、通常メサエッチング
を精度良く行なってコレクタ層あるいはベース層を表面
に露出させ、その上に金属電極をそれぞれ形成しオーミ
ック接触をどりでいる。
を精度良く行なってコレクタ層あるいはベース層を表面
に露出させ、その上に金属電極をそれぞれ形成しオーミ
ック接触をどりでいる。
（発明が解決しようとする間頂点）
しかしながら、前述のような製造方法では、基板にメサ
エッチングを行なって、コレクタ層および、あるいはベ
ース層を表面に露出させ、各層」二に金属電極を形成し
てオーミック接触をとっているので、エツチングの精度
に厳しいものが要求されるほか、でき上がったトラン・
ゾスタの形状が平坦構造ではないために集積化に適し又
いないという問題がある。
エッチングを行なって、コレクタ層および、あるいはベ
ース層を表面に露出させ、各層」二に金属電極を形成し
てオーミック接触をとっているので、エツチングの精度
に厳しいものが要求されるほか、でき上がったトラン・
ゾスタの形状が平坦構造ではないために集積化に適し又
いないという問題がある。
そこで本発明の目的は上記の間阻点を解決し、平坦構造
でかつ厳しいエツチング精度が要求されないペテロ接合
パイポーラトランノスタの製造方法を提供するものであ
る。
でかつ厳しいエツチング精度が要求されないペテロ接合
パイポーラトランノスタの製造方法を提供するものであ
る。
（問題点を解決するための手段）
本発明は前記問題点を解決するために、コレクタ層、ベ
ース層、エミッタ層の形成された化合物半導体基体上に
耐熱性を有した誘電体膜を堆積させ、この誘電体膜の所
定領域を除去することにより開口を形成し、この開口か
ら前記コｌ／クタ層、前記ベース層、前記エミッタ層が
露出するように前記基体の所定部分をエツチング除去し
て前記基体に穴を形成し、この穴部分に気相エピタキシ
ャル成長（以下ＶＰＥという）法を用いて絶縁性化合物
半導体、ｐ型化合物半導体あるいはｎ型化合物半導体を
形成し、しかる後前記誘電体膜を除去してオーミック接
触をなす金属電極を前記ｐ型化合物半導体基体上及びｎ
型化合物半導体基体上に形成するものである。
ース層、エミッタ層の形成された化合物半導体基体上に
耐熱性を有した誘電体膜を堆積させ、この誘電体膜の所
定領域を除去することにより開口を形成し、この開口か
ら前記コｌ／クタ層、前記ベース層、前記エミッタ層が
露出するように前記基体の所定部分をエツチング除去し
て前記基体に穴を形成し、この穴部分に気相エピタキシ
ャル成長（以下ＶＰＥという）法を用いて絶縁性化合物
半導体、ｐ型化合物半導体あるいはｎ型化合物半導体を
形成し、しかる後前記誘電体膜を除去してオーミック接
触をなす金属電極を前記ｐ型化合物半導体基体上及びｎ
型化合物半導体基体上に形成するものである。
（作用）
本発明は、前述したように耐熱性を有した誘電体膜に形
成した開口によシ化合物半導体基体のエツチングを行っ
てこの化合物半導体基体に穴を形成しているので、表面
Ｋ ＶＰＥ法を用いて、不純物を含む化合物を成長させ
ても前記穴部分以外はほとんど付着しないか、付着して
も不完全であシ前記誘電体膜を除去する際に同時に除去
されるため、前記穴部分のみに不純物を含む化合物半導
体が形成でき、前記穴部分が充填されて表面が平らなバ
イポーラトランジスタが形成できる。
成した開口によシ化合物半導体基体のエツチングを行っ
てこの化合物半導体基体に穴を形成しているので、表面
Ｋ ＶＰＥ法を用いて、不純物を含む化合物を成長させ
ても前記穴部分以外はほとんど付着しないか、付着して
も不完全であシ前記誘電体膜を除去する際に同時に除去
されるため、前記穴部分のみに不純物を含む化合物半導
体が形成でき、前記穴部分が充填されて表面が平らなバ
イポーラトランジスタが形成できる。
（実施例）
第１図は本発明の詳細な説明するためのバ・イポーラト
ランジスタの構造断面図で１）、以下図面を用いて説明
する。
ランジスタの構造断面図で１）、以下図面を用いて説明
する。
１１〜１６は各々半絶縁性のＧａＡ３基板、ｎ＋−Ｇａ
Ａｓ層、Ｈ−ＱａＡ ｓ層、ｐ−ＧａＡｓ層、ｎ −Ａ
ｔＸＧａ １−ｘＡｓ層（Ｘは約０．３程度）、ｎ＋−
ＧａＡｓ層であり、１２〜１６はＧａＡｓ基板１１上に
ＭＢＥ法またはＭＯＣＶＤ法などのエピタキシャル成長
法を用いて順次結晶成長させたものである。なおｎ−Ａ
ｔｘＧａ、 −ｘＡｓ 層１５は組成に傾斜をもたせる
こともできる。各層の厚さは要求されるトランジスタの
性能によって異なるが、概略の厚さは、ｎ＋−ＧａＡｓ
層１２が５０００〜１００００ Ｘ 、 ｎ−ＧａＡｓ
層１３が２０００〜３０００ Ｘ、ｐ＋−ＧａＡｓ層１
４が約１００ ＯＡ 、ｎ ＡＬｘＧａ １ ＋＋ ｘ
Ａｓ層１５が約１０００Ｘ、ｎ＋−ＧａＡｓ層１６が約
１０００１でちる。これら１２〜１６の各層を積層した
のち、基板表面に８１０２を堆積させ、素子分離のため
の半絶縁性埋め込み層１７に相当する部分に開口を形成
する。この間口よ’） Ｂｒ２系などの異方性エノチン
ダ液を月いてエツチングすることによシ半絶縁性埋め込
み層１７部分に結晶の低次面を露出した穴を形成し、次
にＭＯＣＶＤ法を用いて半絶縁性を与えるドーノクント
、例えばバナジウムやクロムを含有する半絶縁性ＧａＡ
ｓの選択成長を行なう。残余のＳｉＯ□膜上にはＧａＡ
ｓはほとんど付着しないか、付着しても不完全で、成長
後Ｓ １０２膜を除去する際に同時に除去される。ｎ−
ＧａＡｓの選択成長は穴を埋め戻すように進み、はぼ表
面が平らになったところで成長を終了させる。しかる後
、残余のＳ ｔｏ ２膜を除去し、さらに基板表面に８
１０２膜を堆積させ、コレクタ電極取り出しのためのｎ
型埋め込み層１８に相当する部分に開口を形成する。こ
の開口よＪ）Ｂｒ２系などの異方性エツチング液を用い
てエツチングすることによりｎ型埋め込み層１８部分に
結晶の低次面を露出した穴を形成し、次にＭＯＣＶＤ法
を用いてｎ型導電性を与えるＳｅ等を含有するｎ−Ｇａ
Ａｓの選択成長を行なう。前述のように５ｉＯ７膜上に
は、ＧａＡｓはほとんど付着しないか、付着しても不完
全で、成長後５ｉＯ９膜を除去する際に同時に除去され
る１、半絶縁性ＧａＡｓの選択成長は穴を埋め戻すよう
に進み、はぼ表面が平らになったところで成長を終了さ
せる。
Ａｓ層、Ｈ−ＱａＡ ｓ層、ｐ−ＧａＡｓ層、ｎ −Ａ
ｔＸＧａ １−ｘＡｓ層（Ｘは約０．３程度）、ｎ＋−
ＧａＡｓ層であり、１２〜１６はＧａＡｓ基板１１上に
ＭＢＥ法またはＭＯＣＶＤ法などのエピタキシャル成長
法を用いて順次結晶成長させたものである。なおｎ−Ａ
ｔｘＧａ、 −ｘＡｓ 層１５は組成に傾斜をもたせる
こともできる。各層の厚さは要求されるトランジスタの
性能によって異なるが、概略の厚さは、ｎ＋−ＧａＡｓ
層１２が５０００〜１００００ Ｘ 、 ｎ−ＧａＡｓ
層１３が２０００〜３０００ Ｘ、ｐ＋−ＧａＡｓ層１
４が約１００ ＯＡ 、ｎ ＡＬｘＧａ １ ＋＋ ｘ
Ａｓ層１５が約１０００Ｘ、ｎ＋−ＧａＡｓ層１６が約
１０００１でちる。これら１２〜１６の各層を積層した
のち、基板表面に８１０２を堆積させ、素子分離のため
の半絶縁性埋め込み層１７に相当する部分に開口を形成
する。この間口よ’） Ｂｒ２系などの異方性エノチン
ダ液を月いてエツチングすることによシ半絶縁性埋め込
み層１７部分に結晶の低次面を露出した穴を形成し、次
にＭＯＣＶＤ法を用いて半絶縁性を与えるドーノクント
、例えばバナジウムやクロムを含有する半絶縁性ＧａＡ
ｓの選択成長を行なう。残余のＳｉＯ□膜上にはＧａＡ
ｓはほとんど付着しないか、付着しても不完全で、成長
後Ｓ １０２膜を除去する際に同時に除去される。ｎ−
ＧａＡｓの選択成長は穴を埋め戻すように進み、はぼ表
面が平らになったところで成長を終了させる。しかる後
、残余のＳ ｔｏ ２膜を除去し、さらに基板表面に８
１０２膜を堆積させ、コレクタ電極取り出しのためのｎ
型埋め込み層１８に相当する部分に開口を形成する。こ
の開口よＪ）Ｂｒ２系などの異方性エツチング液を用い
てエツチングすることによりｎ型埋め込み層１８部分に
結晶の低次面を露出した穴を形成し、次にＭＯＣＶＤ法
を用いてｎ型導電性を与えるＳｅ等を含有するｎ−Ｇａ
Ａｓの選択成長を行なう。前述のように５ｉＯ７膜上に
は、ＧａＡｓはほとんど付着しないか、付着しても不完
全で、成長後５ｉＯ９膜を除去する際に同時に除去され
る１、半絶縁性ＧａＡｓの選択成長は穴を埋め戻すよう
に進み、はぼ表面が平らになったところで成長を終了さ
せる。
さらに、前述と同様の方法を用いで、ｐ型溝電性を与え
るＺｎ等を含有するｐ −Ｇ ａ Ａ ｓであるベース
電極の取り出しのためのｐ型埋め込み層１９を形成する
。
るＺｎ等を含有するｐ −Ｇ ａ Ａ ｓであるベース
電極の取り出しのためのｐ型埋め込み層１９を形成する
。
しかる後、ｎ＋−ＧａＡｇ層１６、ｐ型埋め込み層１９
及びｎ型埋め込み層１８のそれぞれの上にオーミック接
触をなすエミッタ電極２０、ベース電極２１及びコレク
タ電極２２を形成する。
及びｎ型埋め込み層１８のそれぞれの上にオーミック接
触をなすエミッタ電極２０、ベース電極２１及びコレク
タ電極２２を形成する。
尚、本発明の実施例では半絶縁性ＧａＡｓ、ｎ−ＧａＡ
ｓあるいはｐ−ＧａＡｓを選択成長させるための膜とし
てＳ ｉ Ｏ２膜を用いたが、耐熱性？有した誘電体膜
であれば他の膜を用いることもでき、また、基板１１を
エツチングするための方法としてＢｒ２の異方性エツチ
ング液を用いて行っているが、基板結晶の低次面を露出
することのできるエツチング方法及びエンチンダ液を用
いることもでき、また、半絶縁性埋め込み層１７、ｎ型
埋め込み層１８及びｐ型埋め込み層１９の成長方法とし
てＭＯＣＶＤ法を用いているが、ＶＰＥ法であれば他の
方法を用いることもできる。
ｓあるいはｐ−ＧａＡｓを選択成長させるための膜とし
てＳ ｉ Ｏ２膜を用いたが、耐熱性？有した誘電体膜
であれば他の膜を用いることもでき、また、基板１１を
エツチングするための方法としてＢｒ２の異方性エツチ
ング液を用いて行っているが、基板結晶の低次面を露出
することのできるエツチング方法及びエンチンダ液を用
いることもでき、また、半絶縁性埋め込み層１７、ｎ型
埋め込み層１８及びｐ型埋め込み層１９の成長方法とし
てＭＯＣＶＤ法を用いているが、ＶＰＥ法であれば他の
方法を用いることもできる。
また、本発明の実施例では、基板１１としてＧａＡｓ基
板を用いたバイポーラトランジスタの製造方法を述べた
が、本発明の製造方法は、例えば基板はＩｎＰを用いて
ＩｎＰとＩ ｎ 、−ｘＧａ、ｃＡｓ １−ｙＰ、との
組み合わせを用いた化合物半導体ヘテロ接合バイポーラ
トランジスタにも適用可能で１、また、本発明の製造方
法は、半絶縁性埋め込み層１７、ｎ狭埋め込み層１８及
びｐ型埋め込み層１９から選ばれた１以上の層のみに用
いることもできる。
板を用いたバイポーラトランジスタの製造方法を述べた
が、本発明の製造方法は、例えば基板はＩｎＰを用いて
ＩｎＰとＩ ｎ 、−ｘＧａ、ｃＡｓ １−ｙＰ、との
組み合わせを用いた化合物半導体ヘテロ接合バイポーラ
トランジスタにも適用可能で１、また、本発明の製造方
法は、半絶縁性埋め込み層１７、ｎ狭埋め込み層１８及
びｐ型埋め込み層１９から選ばれた１以上の層のみに用
いることもできる。
本発明の実施例によれば、Ｓ １０２膜に形成した開口
によシ基板１１のエツチングを行って半絶縁性埋め込み
層１７、ｎ型埋め込み層１８及びｐ型埋め込み層１９の
ための穴を形成し、表面にＭＯＣＶＤ法によってそれぞ
れ半絶縁性、ｎ型導電性及びｐ型溝電性を有するＧａＡ
ｓを成長させているので、穴部分のみに選択的に前記Ｇ
ａＡｓ・を成長でき、前記穴部分が所定の前記ＧａＡｓ
によって充填され、平面が平うナパイポーラトラン・ゾ
スタを形成することができる。
によシ基板１１のエツチングを行って半絶縁性埋め込み
層１７、ｎ型埋め込み層１８及びｐ型埋め込み層１９の
ための穴を形成し、表面にＭＯＣＶＤ法によってそれぞ
れ半絶縁性、ｎ型導電性及びｐ型溝電性を有するＧａＡ
ｓを成長させているので、穴部分のみに選択的に前記Ｇ
ａＡｓ・を成長でき、前記穴部分が所定の前記ＧａＡｓ
によって充填され、平面が平うナパイポーラトラン・ゾ
スタを形成することができる。
（発明の効果）
以上、詳細に説明したように本発明によれば、素子分離
のための半絶縁性埋め込み層、コレクタ電極域シ出しの
ためのｎ型埋め込み層及びベース電極数シ出しのための
ｐ型埋め込み層を容易に形成でき、かつ、平坦な構造の
トランジスタが作製可能である。そのため、本発明の製
造方法は・ぐイボーラトランジスタの集積回路装置に適
している。
のための半絶縁性埋め込み層、コレクタ電極域シ出しの
ためのｎ型埋め込み層及びベース電極数シ出しのための
ｐ型埋め込み層を容易に形成でき、かつ、平坦な構造の
トランジスタが作製可能である。そのため、本発明の製
造方法は・ぐイボーラトランジスタの集積回路装置に適
している。
第１図は本発明の詳細な説明するためのノＺイデーラト
ランジスタの構造断面図である。 １１ ・・・半絶縁性ＧａＡｓ基板、１２−ｎ−ＧａＡ
ｓ層、１３− ｎ−ＧａＡｓ層、１４− ｐ−ＧａＡｓ
層、１５−・・ｎ−ＡｔｘＧａｌ−ｘＡｓ層、１６−
ｎ＋−ＧａＡｓ層、１７−・・半絶縁性埋め込み層、１
８・・・ｎ型埋め込み層、１９・・・ｐ型埋め込み層、
２０・・・エミッタ電極、２１・・・ベース電極、２２
・・・コレクタ電極。
ランジスタの構造断面図である。 １１ ・・・半絶縁性ＧａＡｓ基板、１２−ｎ−ＧａＡ
ｓ層、１３− ｎ−ＧａＡｓ層、１４− ｐ−ＧａＡｓ
層、１５−・・ｎ−ＡｔｘＧａｌ−ｘＡｓ層、１６−
ｎ＋−ＧａＡｓ層、１７−・・半絶縁性埋め込み層、１
８・・・ｎ型埋め込み層、１９・・・ｐ型埋め込み層、
２０・・・エミッタ電極、２１・・・ベース電極、２２
・・・コレクタ電極。
Claims (1)
- 【特許請求の範囲】 表面から順にエミッタ層、該エミッタ層とヘテロ接合を
なすベース層、及びコレクタ層とが形成された化合物半
導体基体を用意する工程と、表面に、所定領域に開口を
有した誘電体膜を、形成する工程と、 該開口より前記化合物半導体基体の所定部分をエッチン
グ除去することにより前記化合物半導体基体に前記コレ
クタ層を露出する穴を形成する工程と、 該穴部分に気相エピタキシャル成長法を用いて前記コレ
クタと同一導電型を有する化合物を充填する工程と、 前記誘電体膜を除去する工程と、 表面に、前記所定領域とは異なる他の所定領域に開口を
有した誘電体膜を、形成する工程と、該開口より前記化
合物半導体基体の所定部分をエッチング除去することに
より前記化合物半導体基体に前記ベース層を露出する穴
を形成する工程と、該穴部分に気相エピタキシャル成長
法を用いて前記ベース層と同一導電型を有する化合物を
充填する工程と、 を備えたことを特徴とするバイポーラトランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25196985A JPS62112368A (ja) | 1985-11-12 | 1985-11-12 | バイポ−ラトランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25196985A JPS62112368A (ja) | 1985-11-12 | 1985-11-12 | バイポ−ラトランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112368A true JPS62112368A (ja) | 1987-05-23 |
Family
ID=17230686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25196985A Pending JPS62112368A (ja) | 1985-11-12 | 1985-11-12 | バイポ−ラトランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112368A (ja) |
-
1985
- 1985-11-12 JP JP25196985A patent/JPS62112368A/ja active Pending
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