JPS6210803Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案はシーケンスコントローラ（以下にお
いてはシーケンサと略記する。）等のカウンタモ
ジユールに関し、特にシーケンサや汎用マイコン
等に塔載せるカウンタモジユールで入出力モジユ
ールの代りにこの考案のカウンタモジユールを装
着して高速カウントを可能とし、内部クロツクを
使用してタイマ機能として使用可能としたもので
あり、シーケンサの入出力用バス信号をへてタイ
マ装置やカウンタと信号を授受するものである。

スキヤーン式の演算方式のシーケンサでは、プ
ログラム処理により、タイマカウンタ機能をシー
ケンサ内部で行う方式があり、いわゆるソフトタ
イマと称し、特開昭52−60389号等により公知で
ある。

このような方式では、内部で時分割である周期
毎に処理している関係から処理可能な信号周期は
内部の処理周期より十分に長いことが要求され、
高速処理には適さない。

つまり内部にクロツクがあり、クロツクに同期
して一ぺんにいろんなことができないので、例え
ばそのクロツクの１つ目である作業をし、２つ
目、３つ目、４つ目で夫々の作業をし、４つかた
まりになつたところで外からみれば１つの時間内
に４つの作業ができるようなかつこうでみなけれ
ばならない。

従つて内部では時分割に４つの内部クロツクに
同期して１つずつやつていることで処理可能な信
号周期は内部のクロツク数より長くなければなら
ず、逆にいうと、内部のクロツクが外からみた周
期よりずつと早くなければならないことになり、
高速処理には適さないのである。又内部処理範囲
や取扱うデータ量から決定されるある範囲の積算
値や、時限範囲、タイムベース等がきめられ固定
されている欠点もある。

次に設定値の変更時、シーケンサの動作を停止
して変更作業をしなければならないものもある。

このような欠点を取り除くために第１図で示す
ようにシーケンサの入出力部と外部タイマ装置、
又はカウンタ装置とを接続して処理する手段がと
られている。

第１図で１はシーケンサで、２Ａ，２Ｂは入力
出力モジユール（入出力ユニツト）３はメモリ
部、４はCPU部、５は電源部であり、これらが
シーケンサの構成要素で一形体をなし、これに対
し外付のタイマ装置６とカウンタ装置７が設けら
れて接続線を介して接続される。カウンタ装置６
では6aは時限の設定器、６ｂはタイマが起動され
たとき点灯する起動表示灯、６ｃはタイムアツプ
表示灯である。更に６ｄはシーケンサ出力ユニツ
ト２Ａ，２Ｂの出力信号により、タイマ６を起動
する接続線、６ｅはタイムアツプした信号をシー
ケンサへの入力ユニツト２Ａに戻す接続線であ
る。

次にカウンタ装置７で、７ａはカウント積算値
の設定器、７ｂは入力パルスに従つて表示する表
示灯、７ｃはカウントアツプ表示灯である。

その他７ｄはカウンタ７への入力パルス接続
線、７ｅはシーケンサ出力ユニツト２Ｂよりの信
号によりカウンタ７が入力パルス受付（カウント
開始）を可能にする接続線で本信号がないときは
カウンタ６はリセツト状態におかれるものであ
り、７ｆはカウントアツプした信号を入力ユニツ
ト２Ａに戻す信号線である。

動作はシーケンサ１の内部プログラムの実行に
より、タイマ６やカウンタ７が接続されている出
力ユニツト２Ｂにそれぞれ信号を送つて起動さ
せ、タイムアツプやカウントアツプ信号は入力ユ
ニツト２Ａより読みとることにより処理される。

しかしてこのような方式では次のような欠点を
有する。つまり第１に外部に専用のタイマ６やカ
ウンタ７を設置する必要があり、スペースを必要
とし、第２に第１図では図示されないが、外部機
器の動作に必要な電源を必要としており、第３に
外部機器の間に接続線６ｄ，６ｅ，７ｅ，７ｆを
必要としている。

以上の欠点を考慮して、この考案では第１図の
入出力ユニツト部２Ａ，２Ｂ内に、タイマ及びカ
ウンタ機能を塔載した一つのユニツトを形成して
小形化を計り、通常の入出力ユニツト部２Ａ，２
Ｂと同じ扱いで、前述の欠点を一挙に解決し、汎
用のカウンタタイマユニツトを提供するものであ
る。

尚この考案に係る構成を示す第２図、第３図並
びに第４図、第５図の回路構成で、第１図相当部
分は同じ符号又は同じ符号にダツシユをつけたも
のとしてあらわす。

つまりこの考案では第１図で示すカウンタ７に
相当する構成要素をシーケンサ１の入出力モジユ
ール２Ａ，２Ｂに組込んで直接シーケンサ１に装
着するようにしたもので、機能上シーケンサ１の
入出力信号バスより直接シーケンサのCPUと信
号授受を行なうとともに各設定器、表示器及びク
ロツク発信器を備え、カウンタ又はタイマとして
使用可能とする。

第２図には、この考案に従つて本モジユールを
シーケンサ本体に装着する場合の断面を示す。
２′は本モジユール、２′ｅは本モジユール２′の
挿入ガイドとなる一対の出入用レールである。

２′ｊはジヤツクで挿入されたプリント配線板
のエツヂコンタクト２′ｃ部と結合され接続され
る。ジヤツク２′ｊの左側の部分４′はシーケンサ
のCPU部の入出力インターフエイス部に接続さ
れる配線板である。第３図は本モジユール２′の
外観を示したもので、２′Ｐはプリント配線板で
第４図に示す回路構成が実装される。例えば２′
P₁はic等でその他の電子部品とともに多数実装さ
れ、２′P₂はデツプスイツチ形の設定器で、後述
する各種のモードの設定、切替等に使用する。
２′ｆは前面板で、これに外部との接続を行なう
コネクタ２′ｄ、カウント値の設定等のデジタル
スイツチ２′ｓ、及びカウント値の表示器２′ｇが
取付けられる。

T₁〜T₄，SW₃は押釦又はスイツチ類で、この
考案の本モジユール２′の動作をシーケンサ１の
動作とは関係なく単独にテストする操作スイツチ
群である。動作の詳細は後述する。

次にこの考案に係る回路の実施例を第４図及び
第５図に示すが、この考案に直接関係のない部分
は符号並びに説明を省略する。

まず、各回路の動作について説明する。２′は
この考案に係るカウンタモジユール、８はバス信
号回路、９はCPU入出力インターフエースであ
る。８はシーケンサ本体の各入出力モジユールが
接続されるバス構成で、８ａはデータバス、８ｂ
はアドレスバス、８ｃは制御線で第２図の配線板
２′Ｐに回路構成されており、シーケンサ本体の
CPU部よりのインターフエース回路９より、デ
ータ信号を受けてジヤツク２′j₁を介して本モジ
ユール２′のデータバス１０に接続される。本モ
ジユール２′内のデータバス１０は８ビツトの双
方向バス、つまり切換えにより信号の送受がいず
れの方向にも行われるバスでCPUとの間でデー
タの授受を行なう。ラツチ回路１１，１２に
CPUがアクセスするために、アドレスバス１３
に該当するアドレス信号を送り、デコーダDEC₁
１４でアドレス信号をデコードして目的とするラ
ツチ回路１１又は１２に接続されるデコーダ出力
１４−２、又は１４−３を“Ｌ”（LOW）にして
ラツチ回路の入力データ回路をイネーブルにす
る。つまりデータバス１０を通して入つてくるデ
ータをどちらのラツチ回路１１，１２でとられ、
以後継続せしめるかという場合にデコーダ出力１
４−２、或は、１４−３のアドレス信号がラツチ
回路１１，１２の入力１１−Ｅ或は１２Ｅに与え
られ１１−Ｅは１２−Ｅには“Ｌ”がきている時
にイネーブルとし、どつちか一方（或は両方と
も）のラツチ回路をイネーブルにしてラツチによ
りその状態が継続せしめられる。従つて、データ
バス１０にCPUよりデータを送りだし、制御線
８ｃにより書込み指令を送り、本モジユールに必
要な信号をCPUよりラツチ回路１１或は１２で
受けることができる。ラツチ回路１１の出力１１
−０はUP／DWでカウンタ回路の加算／減算方
向を決定する。又ラツチ回路１１の出力１１−１
はTMでタイマモード（カウンタをタイマ的に使
つてカウンタを動かして１つずつ数える）の設定
を行なうもので、タイマベース切換器SW₁とクロ
ツク発振器１５をへる信号と、出力１１−１の信
号が加わつてアンド回路AD₁を開き、クロツク発
信器１５よりのクロツクを受け、オア回路R₁
を通じてカウンタ７のカウント入力とする。又ラ
ツチ回路１１−２の出力はCTでカウンタモード
の設定を行なうもので、その信号とクロツクより
外部トランジスタTr₁をへたクロツクパルス信号
とをアンド回路AD₂に受けて同様にオア回路R₁
をへてカウンタ７のカウントとする。又ラツチ回
路１１の出力１１−３はCLKで、オア回路R₁
に接続され、この信号が直接カウント入力となる
もので、シーケンサ本体の信号を直接積算したい
場合にはこのビツトつまり１１−３に信号を送れ
ばよい。又ラツチ回路１１の出力１１−４は
RSTでオア回路R₂を通じてカウンタ７をリセ
ツト状態（積算値を零）に置くものである。ラツ
チ回路１１の出力１１−５，１１−６はそれぞれ
L₁，L₂で、ノア回路NR₁，NR₂をへて設定データ
バス１７のデータをカウンタ７にロードするコン
トロール信号である。尚詳細は後述する。又ラツ
チ回路１１の出力１１−７はMPXSでマルチプレ
クサMPX１の切換え信号であり、“Ｈ”（High）
で設定データバス１８側を設定データバス１７に
切換え、“Ｌ”で設定データバス１９側を設定デ
ータバス１７に切換えており、設定器２０のデー
タか、又はコネクタ２′ｄに接続されている外部
設定器（図示されていない）のデータを設定デー
タバス１７に送ることができる。カウンタの積算
値や積算値と設定値との比較結果はシーケンサ本
体や外部で読みとることができる。アドレスバス
１３にデコーダ１４の出力１４−０及び１４−１
を“Ｌ”にするアドレス信号を送り、トライステ
ートドライバ回路（バツフア回路）２１，２２を
イネーブルにして積算出力を積算値データバス１
６又は比較結果（“＜”“＝”“＞”“０”出力）を
積算状態出力バス２３をへてトライステードドラ
イバ回路２１，２２よりデータバス１０に送出す
るのである。ここでトライステートドライバにつ
いて述べると、これはバスを双方向に使うために
あるが、２１，２２はバツフア回路でもあり、入
力があればそのままだすもので、普通ICは
“Ｌ”と“Ｈ”の２つの状態であり、それに対し
３つ目の状態をいれてトライステートしたもの
で、その３つ目はデコーダ１４の出力１４−０，
１４−１に“Ｌ”がくるとつながり、“Ｈ”がく
ると接続しないと同じ状態になり、イネーブルに
するとはこの線を“Ｌ”とし、ゲートを“Ｌ”と
“Ｈ”にすることである。

かくてCPUはこのデータを読み取る。

又外部には積算値データバス１６をへてコネク
タ２′d₂を介してバス１６の内容（積算値）を常
時読み取ることができ、又積算状態出力バス２３
をへてコネクタ２′d₃にこのバス２３の内容（比
較結果）が常時出力される。

次にカウンタ７の回路の詳細を第５図に示す。
７Ａ及び７Ｂは10進BCD加算／減算切換式のア
ツプダウンカウンタで、２桁が直列に接続され00
〜99にわたり、カウントが可能である。

７ｃはラツチ回路１１の出力１１−０よりの信
号をうけるUP／DWの切換え信号線で、“Ｈ”で
UP（加算）方向（０，１，２……99）となり、
積算値は正方向に進み、“Ｌ”でDW（減算）と
なり、逆方向（０→99，98，……２，１，０）に
積算値が進む。又OR₁をへたカウント信号線７′
Ｃよりのカウント入力パルスを受けてアツプダウ
ンカウンタ７Ａ，７Ｂが積算し、積算方向は信号
線７ＣにおけるUP／DWの定めるところによ
る。積算値は比較回路７Ｄに入力されるととも
に、積算値内部バス１６′に通じラツチ回路であ
る出力レジスタ７Ｆに一旦ラツチの上積算値デー
タバス１６に送出される。このラツチはアツプダ
ウンカウンタ７Ａ，７Ｂの積算過程における各積
算ビツト信号が乱れるのを防ぐために設けられて
いるもので、積算値が確定した段階でラツチ処理
するように内部的に同期がとれるように用いる。
（尚これは図示されていない）一方この積算値
は、デコーダDEC₂７Ｅに送られバス２４ａ，２
５ａをへて、例えば７セグメントの表示器２４，
２５に接続する信号コードに変換される。

尚表示器２４，２５は２桁のため２個用いてい
る。この例では10進の２桁分で出力はコネクタを
へて夫々バス２４ａ，２５ａをへて表示器２４，
２５に出力される。

一方、コネクタ２′d₁は設定データバス１７を
へてアツプダウンカウンタ７Ａ，７Ｂの積算値を
プリセツトするデータ値及び比較レジスタ７Ｇの
設定値用のデータを送りこむところであり、デー
タ長は８ビツトである。ノア回路NR₁をへた出力
L₁を“Ｌ”に落すことによつて設定データバス
１７のデータをアツプダウンカウンタ７Ａ，７Ｂ
に予めセツトしておくと、カウントの開始はセツ
トされた積算値から可能となる。又ノア回路NR₂
をへた出力L₂を“Ｌ”に落すことによつて設定
データバス１７のデータを比較レジスタ７Ｇ（同
じく８ビツト構成）にラツチさせる。ラツチされ
たデータ出力は常時比較回路７Ｄに与えられ、一
方のアツプダウンカウンタ７Ａ，７Ｂの積算値と
常時比較され、その結果が積算状態出力バス２３
に出力される。“＜”印は積算値が設定値に比べ
て“大”であること、“＞”印は逆に“小”であ
ること、“＝”は等しいことを意味し、常時対応
する状態信号が出力される。

今カウンタが初期設定して、例えば比較レジス
タ７Ｇに比較したい値２０をセツトするには、バ
ス１７をへてセツトしたいデータ“20”を送つて
出力L₂を“Ｌ”に落すと比較レジスタ７Ｇにセ
ツトされる。その後クロツクによりカウントアツ
プするとこれは比較器７Ｄに入り、比較レジスタ
７Ｇにセツトされた前述の値と比較される。

そうすると一方を“20”にセツトしておき、他
方を“10”からカウントをはじめるとそれから
“10”たつた“20”にカウントアツプすればセツ
ト値“20”と等しくなるので、そこで“＝”
（equal）を示す信号線にフリツプフロツプFF₁を
へて入り、それ以外では夫々＞（大）、＜（小）、を
示す信号線に入ることを示す。“０”カウントは
アツプダウンカウンタ７Ａ，７Ｂの積算値が零に
なつた時にフリツプフロツプFF₂をへてコネクタ
２′d₃に出力されるものである。

以上カウンタ７の回路ブロツク図について説明
したが、これらの回路は１つのLsiパツケージに
収納されており、多桁のカウンタ素子が供給され
ている。

又素子のデバイスとしてCMＳタイプも供給
され、消費電力が小さいことにより、電源に電池
を接続して不揮発カウンターとして使用すること
も可能である。

第５図には電源回路の１例が示され電源端子Ｖ
_DD，Ｖ_SSに電池Baを接続した例を示す。電源が
健全な場合には外部電源Vp５よりダイオードD₁
を介して電流が送られ、停電の際には電池Baよ
りダイオードD₂をへて給電される回路でダイオ
ードD₁，D₂は逆流並びに両電源干渉阻止用に使
われている。

第４図に戻つて７セグメント表示器２４，２５
は１０^０，１０^１の２桁の積算値を表示するもの
で、カウンター７よりの信号により点灯する。又
表示器２４，２５のデシマルポイント２４ｂ，２
５ｂを利用してデシマルポイント２４ｂにはカウ
ント入力のパルスをデシマルポイント２５ｂには
カウントアツプ状態“＝”をそれぞれ表示させる
ことができるもので、前面板のスペースがない場
合に専用の表示器を設ける必要を省き有効であ
る。

タイムベース切換器SW₁はクロツク発信器のタ
イムベースを選択するもので、例えば0.1sec，
1sec，60secといつたクロツクが使用される。又
切換設定器SW₂はアツプダウンカウンタ７Ａ，７
Ｂの積算方向を設定するスイツチでａ〜ｄのうち
どれか１ケが選択Ｎされる。ａがＮの場合に
は外部信号を受けて動作するトランジスタTr₂に
よつてUP／DWがコントロールされ、外部パル
スにより動作するトランジスタTr₁からのクロツ
ク入力と組み合せられて高速の可逆カウントが可
能となる。又ｂがＮの場合にはUP／DWは
“Ｌ”に固定されてDW方向のみ、ＣがＮの場
合には、“Ｈ”に固定されてUP方向のみ、ｄが
Ｎの場合にはラツチ回路１１の出力１１−０
（UP／DW）により決められ、シーケンサ本体の
働きかけにより制御できる。その他押釦T₁はテ
スト用で第３図の前面板２′ｆに取付けられR₁
より信号線７′ｃをへて試験的にカウンタにパル
スを送ることができる。

又マルチプレクサMPX２はカウンタの制御信
号RST.L₁，L₂をシーケンサ本体のCPU以外で制
御する際に外部の押釦Tx₂〜Tx₄による信号か、
第３図の前面板２′ｆに取付けれられた押釦T₂〜
T₄による信号か切換えるもので、切換はスイツ
チSW₃により決められる。Ｎの場合はテスト押
釦T₂，T₃，T₄側に切換えられマルチプレクサ
MPX２よりノアNR₁，NR₂，OR₂をへて出力L₁，
L₂RST相当信号がえられてカウンタ７に与えら
れ有効となり、FFの場合には外部入力押釦
Tx₂，Tx₃，Tx₄がテスト押釦T₂，T₃，T₄にとつ
て代つて有効となる。

シーケンサ本体のCPU側に任せる時は押釦T₁
〜T₄はすべてFFにしておくのは勿論である。

又押釦T₂，Tx₂はカウンタ７のリセツト信号と
なり、押釦T₃，Tx₃は積算値をプリセツトするも
ので、L₁を“Ｌ”にし、押釦T₄，Tx₄は比較レジ
スタ７Ｇにラツチされた設定値をプリセツトする
ものでL₂を“Ｌ”にする。

次に第６図の表図によりタイマモード、カウン
タモードの動作について説明する。各モード共第
１表の縦方向の設定、処理（No.１〜６）を行なう
ことにより目的とするモードに対応する信号シー
ケンサ本体や外部と授受することになる。

まず、タイマモード（表図のタイマモード欄参
照）についてはNo.１欄のモード設定により、ラツ
チ回路１１の出力１１−１TMを“Ｈ”にしてい
る間カウンタ７は内部クロツクを受ける。No.２欄
設定はｃ又はｂに設定し、加算／減算の一方に固
定する。又積算値を零からカウントする場合に
は、外部の押釦Tx₂、又はシーケンサ本体より
RST信号を与えてカウンタをリセツトしてお
く。

又ある積算値にプリセツトしてカウントする場
合にはNo.４欄の如くシーケンサ本体からのデータ
又は外部データを選択してNo.５欄の処理を行ない
プリセツトする。積算結果はNo.６欄に示す如く、
常時表示されるとともに、外部コネクタへ出力さ
れる。又積算結果の判定がNo.６欄に示す如くシ
ーケンス本体又は外部コネクタで読みとれる。

次にタイマ動作の例を説明すると、まず、加算
方向の場合にはカウンタをRSTによつてクリア
しておく。続いてカウンタ内のコンペアレジスタ
に設定値をセツトしておく。設定時間はタイムベ
ースとの積により求める。

積算開始はアンド回路AD₁のTM信号をシーケ
ンサ本体側から送ることにより行なわれ、送つて
いる間積算カウントが進む。この信号を制御する
ことにより、積算タイマーとして使用可能であ
る。積算値と比較レジスタとは常時比較され、必
要によりシーケンサ本体が読みとる。

“＝”信号が出力されると、カウントアツプし
たことになる。第５図のFF₁は“＝”信号をラツ
チするフリツプフロツプでタイムベースが高速の
場合でも信号状態を保持する。再起動する時は一
旦RSTによつてカウンタをクリアしTM信号によ
り起動する。

次に減算方向の場合には、カウンタに積算値を
表１のNo.５欄によりプリセツトする。カウント
アツプは“０”カウント出力を見ることにより検
知する。第５図のフリツプフロツプFF₂は“０”
カウント信号をラツチするフリツプフロツプでタ
イムベースが高速の場合でも信号状態を保持す
る。積算値の表示は減算方向に走る。

更にカウンタモード（表図のカウンタモードの
欄参照）についてはタイマモードと同様の動作で
クロツク入力の代りに外部入力又はシーケンサ本
体の入力をカウント入力とすることができる。

カウント入力は外部パルスにより動作するトラ
ンジスタTr₁からのクロツク入力及び外部信号に
よつて動作するトランジスタTr₂からのUP／DW
入力を選択することにより加・減算・積算モード
として作動可能となる。シーケンサ本体の入力に
よるカウントはラツチ回路１１の出力１１−３
CLKに信号を送ることにより、可能である。又
テスト機構については、シーケンサ本体側がプロ
グラムを実行していない状態でも本モジユールの
みで機能チエツク可能とするために、各種の設定
器、スイツチ類が設けられている。押釦T₁はカ
ウントの入力クロツクとして与えられ、積算する
かどうかは表示器２４，２５，２４Ｂ，２５Ｂに
より確認可能である。押釦T₂〜T₄はスイツチ
SW₃をＮしてマルチプレクサMPX２を切換え
て作用状態となる。押釦T₂はカウンタをリセツ
トし、押釦T₃はカウンタのL₁に信号を与え設定
データバス１７のデータをカウンタの積算値とし
てプリセツトする指令となる。プリセツト値は表
示器２４，２５により確認される。

T₄はカウンタ７内の比較レジスタ７ｂに設定
データバス１７のデータをセツトする制御信号と
なる。

次に外部の押釦入力は、スイツチSW₃をFF
にしておくことにより選択され、前述の内部テス
ト押釦と同様な作用を行なう。これらは本体から
のプログラム処理により前述と同様なテスト機能
も可能である。

以上の如くこの考案ではユニバーサルなカウン
タ回路を設け、シーケンサのｉ／インターフエ
イスからデータ、制御信号を直接授受し、外部か
らも同様な取り扱いを可能にすることによつて前
述の如くタイマ機能、カウンタ機能、テスト処理
が可能となるものである。

従つてカウンタの応答速度が高速となり、取扱
う積算値や時限に制限なく各設定値の変更等容易
に可能である。

尚この考案は、シーケンサに限つたことではな
く、汎用マイコン等の入出力部のインターフエイ
スにおいて本モジユールを広く応用可能である。

以上よりして、この考案の要旨をまとめてみる
と、シーケンサの入出力バスに直接接続した入力
部、出力部、タイマカウンタ回路を同一ユニツト
内にまとめ、このユニツトにおいては カウンタとタイマ機能が外部及びシーケンサ
側でともに可能とすること。

積算値の表示を設けること、及びデシマルポ
イント使用して入力信号状態、カウントアツプ
状態等表示すること。

カウンタ機能時、積算方向を正方向、負方向
切換可能とすること。

積算値が外部及びシーケンサ側で読み取り可
能とすること。

カウンタの入力を外部及びシーケンサ側より
与えられること。

リセツト、ロード等のコントロールが外部、
シーケンサ側の両方より可能となる。

時間やカウント値のテスト機能をもつこと。
シーケンサを移動しなくても本ユニツトのみで
処理可能とすること。また本体からのプログラ
ム処理にてもチエツク可能のこと。

電池又は不揮発カウンタ素子を使用すること
により積算値の不揮発化を計ること。等であ
る。

【図面の簡単な説明】

第１図はシーケンスコントローラと外付のタイ
マ・カウンタの接続を示す簡略説明図、第２図、
第３図はこの考案に従つて本モジユールをシーケ
ンスコントローラ本体に装着する場合の断面図、
斜面図、第４図はこの考案に係る本モジユールの
実施例回路構成図、第５図は、第４図のカウンタ
回路７のブロツク結線図である。又第６図は説明
用表図である。 図で２′：カウンタモジユール、８：バス信号
回路、９：CPU入出力カウンタフエイス、７：
カウンタ回路、１１，１２：ラツチ回路、８ａ，
１０：データバス、８ｂ：アドレスバス、１４：
デコーダ、１６，１７，１８，１９，２３：バ
ス、２０：設定器、２１，２２：トライステート
ドライバー、MPX１：マルチプレクサ、２４，
２５：表示器、AD₁，AD₂：アンド、R₁，
R₂：オア、NR₁，NR₂：ノア、Tr₁，Tr₂：トラン
ジスタ、７Ａ，７Ｂ：アツプダウンカウンタ、７
Ｄ：比較回路、７Ｅ：デコーダ、７Ｆ：出力レジ
スタ、７Ｇ：比較レジスタ。

Claims (1)

【実用新案登録請求の範囲】
1. CPU部、メモリ部、入出力モジユール、電源
   部を備えてなるシーケンスコントローラ等におい
   て、CPU部とバス信号回路を介して接続される
   コンタクト部と、加算、減算を切換え可能なカウ
   ンタと、前記コンタクト部を介して授受される
   CPU部からの信号により前記カウンタの加算、
   減算およびタイマモード、カウンタモードに切換
   える切換手段と、内部クロツク発生手段とを１つ
   のユニツト内に設けてカウンタモジユールとし、
   このカウンタモジユールを１つの入出力モジユー
   ルとして形成したことを特徴とするシーケンスコ
   ントローラ等のカウンタモジユール。