ES2244649T3

ES2244649T3 - Sistema modular universal de expansion para una unidad de comando, metodo y aparato.

Info

Publication number: ES2244649T3
Application number: ES01966427T
Authority: ES
Inventors: Michael Ross Massie
Original assignee: Siemens Energy and Automation Inc
Current assignee: Siemens Energy and Automation Inc
Priority date: 2000-08-31
Filing date: 2001-08-30
Publication date: 2005-12-16
Anticipated expiration: 2021-08-30
Also published as: EP1314072A2; WO2002019047A2; US20020069303A1; DE60111542T2; EP1314072B1; WO2002019047A3; DE60111542D1; CN1252551C; CN1449512A; US6721810B2; ATE298104T1

Abstract

Un módulo de expansión universal (300) para hacer interfaz entre un controlador lógico con una pluralidad de tipos de módulos de expansión de entrada/salida (302a-c) que comunican los datos de entrada/salida entre el controlador lógico y los dispositivos automáticos, comprendiendo el aparato: una interfaz de comunicación que establece comunicación entre el controlador lógico y al menos uno de los de la pluralidad de tipos de módulos de expansión de entrada/salida; y por lo cual el módulo de expansión universal tiene una configuración física que acomoda señales de cada uno de dicha pluralidad de tipos de módulos de expansión de entrada/salida tal que un diferente modo de operación es establecido por el módulo de expansión universal correspondiente a cada uno de dicha pluralidad de tipos de módulos de expansión de entrada/salida.

Description

Sistema modular universal de expansión para una unidad de comando, método y aparato.

Antecedentes Campo de la invención

La presente invención se relaciona con un módulo de expansión y, más particularmente, un sistema modular universal de expansión, método y aparatos para acopla universalmente un controlador lógico a una pluralidad de tipos de módulos de expansión de entrada/salida.

Información relacionada

En el campo de los controladores lógicos, que incluye Controladores Lógicos Programables (PCL) y Controladores de Bucle Continuo (CLC), por ejemplo, el Controlador Lógico está dispuesto típicamente en una configuración en bastidor que tiene un controlador maestro acoplado a un o más módulos de entrada/salida (I/O) a través de una tarjeta de soporte que proporciona un bus y una fuente de poder comunes. El controlador maestro se acopla a través de los módulos I/O a distintos dispositivos de automatización que incluyen, por ejemplo, motores, interruptores, turbinas, calderas, etc. La composición completa de los dispositivos que se pueden acoplar a los PLC es probablemente ilimitada, y aquellos especializados en la materia conocen bien los diferentes dispositivos disponibles para conexión. Además, el controlador maestro se puede acoplar a otros PLC para formar un arreglo maestro/dependiente mediante el cual el control maestro controla a los controladores a los controladores dependientes. Típicamente, el control maestro controla el momento en el cual los dispositivos particulares entran en operación, y los controles dependientes son los responsables de llevar a cabo el proceso de manejar los dispositivos. La patente europea EP 0 772 107 describe un controlador de campo para un proceso industrial que incluye módulos de expansión para atender a los controles de dispositivos adicionales.

Objetivos y resumen de la invención

Un objetivo de la presente invención es el de proveer un módulo universal de expansión.

De acuerdo con los objetivos anteriores, la presente invención provee un módulo universal de expansión como se describe en la reivindicación 1, para conexión en cascada de un controlador lógico a una pluralidad de tipos de módulos de expansión de entrada/salida que comunican datos de entrada/salida entre el controlador y los dispositivos automatizados. Una interfaz de comunicación establece comunicación entre el controlador y al menos uno de la pluralidad de tipos de módulos de expansión de entrada/salida. El módulo de expansión tiene una configuración una configuración física que acomoda las señales de la pluralidad de tipos de módulos de expansión de entrada/salida.

La invención también provee un sistema modular universal de expansión como se describe en la reivindicación 13. Un controlador lógico tiene una configuración para manejar un dispositivo automatizado. Un módulo de expansión de entrada/salida de una pluralidad de tipos, acopla el controlador lógico al dispositivo automatizado. Un módulo de expansión tiene una configuración física que acomoda las señales de la pluralidad de tipos de expansión de entrada/salida.

Breve descripción de los dibujos

La Figura 1 es una tabla de las señales del bus de expansión de I/O;

La Figura 2a es un diagrama de temporización de una transacción de escritura de bus de un Modulo de Expansión;

La Figura 2b es un diagrama de temporización de una transacción de lectura de bus de un Modulo de Expansión;

La Figura 3 es un diagrama esquemático del circuito manejador del bus del Módulo de expansión;

La Figura 4 es una tabla de señales de entrada/salida de ASIC I/O;

La Figura 5 es un diagrama de temporización de una transacción de escritura Modo 0;

La Figura 6 es un diagrama de temporización de una transacción de lectura Modo 0;

La Figura 7a es una tabla del juego de bits de una transacción Modo 1;

La Figura 7b es un diagrama de temporización de una transacción de escritura de Modo 1;

La Figura 8 es un diagrama de temporización de una transacción de escritura de Modo 1;

La Figura 9 es un diagrama de temporización de una transacción de lectura de Modo 1;

La Figura 10 es un diagrama de temporización de una transacción de lectura de Modo 1;

La Figura 11 es un diagrama de temporización de un Error de Paridad en el Registro de Control durante una Transacción de Escritura de Modo 1;

La Figura 12 es un diagrama de temporización de un Error de Paridad en el Registro de Escritura durante una Transacción de Escritura de Modo 1; y

La Figura 13 es un diagrama de temporización de un Error de Paridad en el Registro de Escritura durante una Transacción de Escritura de Modo 1.

Descripción detallada de las modalidades preferidas

Con miras a expandir la capacidad de los módulos I/O, el inventor ha propuesto suministrar ranuras de expansión I/O para hospedar Módulos de Expansión adicionales I/O. Con miras a que la configuración PLC descrita maneje a los Módulos de Expansión I/O, es necesario sin embargo, adaptar de alguna manera la configuración para justificar la carga adicional. El presente inventor ha propuesto emplear un Módulo de Expansión que implemente una interfaz eléctrica para cada uno de los módulos de expansión I/O. Esto permite introducir una potencia adicional, por ejemplo de +5V, en alguna parte en la configuración I/O del bus. Además, cada Módulo de Expansión provee protección al circuito ASIC I/O.

En forma problemática, tradicionalmente ha habido una pluralidad de tipos de módulos I/O disponibles para ser usados con la configuración PLC. La dificultad es que cada tipo de módulo I/O tiene un juego diferente de señales de operación. Ya que no es posible determinar por adelantado qué módulo I/O se introducirá en un Módulo de Expansión particular, la presente invención provee por lo tanto una pluralidad de modos de operación para acomodar los diferentes módulos I/O. En otras palabras, la presente invención provee un Modulo Universal de Expansión para una unidad de Comando.

También es un problema que el proveer una pluralidad de modos de operación sea muy voluminoso para cada Módulo de Expansión. Más particularmente, es difícil disponer una pluralidad de modos de operación para manejar diferentes juegos de señales y parámetros de operación para cada Modulo de Expansión. Además, el proveer una pluralidad de modos de operación en cada Modulo de expansión, requiere de una multiplicidad de disposiciones del circuito, que consumen tanto espacio como potencia adicional.

Con miras a subsanar los problemas anteriores, la presente invención provee un novedoso esquema para disponer la temporización de las señales, para cada uno de la pluralidad de modos de operación. Como se describirá en mayor detalle, las señales de temporización se disponen de tal manera que pueda usarse un juego de señales de temporización para acomodar a cualquiera de la pluralidad de modos de operación. De esta manera, puede utilizarse una plantilla común o universal para la pluralidad de modos de operación. Por lo tanto, se evita la incomoda tarea de proveer diferentes modos de operación para cada dispositivo, así como la duplicidad de circuitería y los requerimientos de potencia externa.

Antes de discutir los modos de operación de los Módulos de Expansión con más detalle, se debe hacer una descripción del Módulo de Expansión. En la modalidad preferida, el Módulo de Expansión suministra la comunicación entre el Módulo de Expansión y el controlador. Como se ilustra aquí, la comunicación se hace por medio de una interfaz en serie. Aunque, por supuesto, pueden emplearse otros protocolos de comunicación con la presente invención. Además, la invención contempla la encapsulación de un Módulo de Expansión individual dentro de un ASIC y proveer además un ASIC Slave dentro del Módulo de Expansión ASIC para suministrar la interfaz e comunicación. Aunque la invención será descrita en términos de esta configuración ASIC, alguien especializado en la materia apreciará que esta es la modalidad preferida, y que la invención puede ser dispuesta en forma diferente a la de una configuración ASIC de acuerdo con métodos bien conocidos.

En cualquier caso, y en el entendido de la siguiente descripción no se limita a la configuración específica ASIC o la asignación de pines, la invención se describirá ahora en tales términos. El ASIC dependiente provee la comunicación en serie a todos los Módulos de Expansión (EM). La CPU provee un dispositivo de Función Maestra que funciona y controla todas las comunicaciones a y desde los EM. El Módulo de Expansión incluye un ASIC que provee una "Función Slave" o "ASIC Slave" para lograr un protocolo de comunicación en serie. El ASIC Slave implementa una arquitectura de máquina de estado para permitir una comunicación y control adecuados. Las señales del bus de Expansión I/O vistas por el Módulo de Expansión, se describen en la siguiente tabla en la Figura 1. Al inicio del funcionamiento, la CPU emite una señal activa XOD. La conexión desde los PCL hasta el Módulo de Expansión y desde el Módulo de Expansión hasta el Módulo de Expansión es 1 a 1, utilizando una conexión del tipo soporte de 10 pines.

Se describió que la invención emplea un esquema para evitar la duplicidad de las operaciones debidas a los diferentes modos de operación. Una forma en la cual se logra esto en la presente invención es configurando los ciclos de lectura y escritura para tener temporizaciones y estructura similares. Por ejemplo, los diagramas de las Figuras 2a y 2b, ilustran un ciclo de Lectura del Bus del Módulo de Expansión y las secuencias del ciclo de Escritura. Como se verá, la temporización del ciclo de lectura es sustancialmente la misma, 23 ó 24 ciclos en el ejemplo mostrado. Además, cada operación del bus, ciclo de lectura o escritura, se inicia por un pulso corto de baja actividad sobre una señal XA_OD. Además, cada uno de los Datos de los Módulos de Expansión para los ciclos de lectura y escritura, se inician ambos por medio de una Dirección de Módulo (MA) que la CPU direcciona a la MA de una cantidad igual de bits de longitud; aquí se muestran 3 bits ya sea para las operaciones de lectura o de escritura MA[2:0]. Luego se trasmite un bit único W indicando el Tipo de transacción requerida por la CPU, esto es, Bit de Lectura/Escritura (1 \Rightarrow Escritura, 0 \Rightarrow Lectura). Entonces, se trasmite una Dirección de Registro del mismo número de bits que la CPU está direccionando, RA [3:0], para cada uno de los ciclos de lectura y escritura. Luego, se trasmiten los Bits de Paridad de Registro de Control generados por la CPU del mismo número para ambos ciclos, lectura y escritura, concretamente CP[1:0]. Se trasmite una palabra de ocho bits de la misma longitud ya sea para la operación de lectura o para la de escritura, W[7:0] o R[7:0]. Finalmente, la CPU genera bits de paridad de Datos DP[1:0] para la operación de escritura y por medio del Módulo de Expansión para la operación de lectura.

Como se apreciará, las operaciones de lectura y de escritura son casi idénticas en estructura y en temporización: en realidad, la única diferencia en las operaciones anteriormente mencionadas es la señal de reconocimiento después de que se completa la operación de escritura, concretamente Ack[1:0]. Estos bits de reconocimiento se regresan a la CPU por medio de la ASIC Slave. Para el bit A1, 0 indica un ciclo exitoso de escritura (sin errores de paridad) y 1 indica una transacción inválida de escritura, donde se encuentra un error de paridad de datos. El bit A0 se dirige hacia 1 por defecto. En cualquier caso, las señales de reconocimiento están dentro de la temporización de 24 ó 24 ciclos y no poseen una desviación significativa de la estructura de temporización predefinida. En cualquier caso, la temporización anterior será descrita con mayor detalle con relación a las figuras 5-13.

La presente invención evita la duplicidad de la circuitería proveyendo para ambos los mismos pines para una pluralidad de Módulos de Expansión, esto es, una pluralidad de Modos. Esto se observa en la Figura 3 que muestra que se emplea la misma circuitería de Interfaz Electrónica de Bus I/O para todos los modos. Más detalladamente, el Módulo de Expansión 300 puede comprender uno o más de los ASIC Slaves del Módulo de Expansión 302a-302c. Cada 302a-302c dependiente implementa una interfaz eléctrica hacia otro bus de expansión I/O que consta de los circuitos de terminación 304a-304c y de los circuitos de manejo de bus 306a-306c. Esta configuración permite se introduzca la adición de potencia, por ejemplo 5V, el algún lugar del bus I/O con encadenamiento del tipo margarita y proporciona alguna protección a cada I/O ASIC SLAVE. En la presente invención, la señal del EMD es una señal bidireccional. Por lo tanto, la circuitería de control en la presente invención se coloca sobre los circuitos de manejo del bus para evitar errores de conexión del bus. Se utilizan tres señales de control (MSTR_IN, SLAVE_OUT, y NEXT_OUT) para habilitar/deshabilitar los circuitos manejadores del bus de la EMD.

En este momento se describirá al Control Manejador del Bus de la EMD. Puede utilizarse un circuito conocido, tal como el comercial SN74ABT125, como el circuito manejador del bus que tiene una línea activa de baja capacidad. La ASIC Slave genera 3 señales de control para habilitar/deshabilitar adecuadamente los manejadores del bus. La señal de control MSTR_IN habilita a los circuitos A y B manejadores del bus. Esto permite a la señal del EMD ser ingresada dentro del Módulo de Expansión ASIC, y ser ingresada dentro del siguiente Módulo de Expansión ASIC corriente abajo. La señal de control MSTR_IN se hace activa cuando se detecta la señal XAS y se inactiva antes de cualquier respuesta de un EM. Las señales MY_SLAVE_OUT y NEXT_SLAVE_OUT controlan las respuestas del EMD de los EM de acuerdo a la posición física de la dirección de EM. Por ejemplo MY_SAVE_OUT controla a la señal del EM como a una salida del EM que fue direccionada por la CPU. La señal NEXT_SLAVE_OUT pasa la respuesta del EMD a través del EM si el EM direccionado por la CPU tiene una dirección más alta o se encuentra corriente debajo de ese EM. Ni la señal MY_SLAVE_OUT ni la señal NEXT_SLAVE_OUT se imponen cuando la CPU dirige a un EM con una dirección menor. Las tres señales de control se inactivan inmediatamente con la existencia de XOD.

Se describirá ahora con más detalle, la disposición esquemática del ASIC Slave. Se apreciará que precisa, la asignación de los pines y los parámetros de asignación son solamente una disposición y q otras disposiciones de los ASIC bien conocidas en el estado de la técnica, están por supuesto incluidas dentro del alcance de la invención. El diseño del controlador inicial Slave es desarrollado en una Macrocelda CPLD 128 utilizando VHDL como instrumento de diseño. El diseño CPLD migra entonces dentro de un diseño ASIC. El ASIC tiene un total de 44 pines con 36 pines utilizables para I/O y 8 pines para potencia y tierra. La frecuencia de operación del ASIC SLAVE es máximo de 4.125 MHz, que está también dentro de la capacidad de un ASIC. El módulo de expresión se acopla preferiblemente, al menos a una de las ranuras de expansión de entrada/salida. La tabla en la Figura 4 define las entradas y salidas requeridas del ASIC Slave.

Como se describió, la presente invención acomoda todas las configuraciones I/O del Módulo de Expansión. Esto se logra implementando una pluralidad de modos de operación que tienen estructuras similares en el diagrama de temporización. Se describirán dos modos de operación, Modo 0 y Modo 1, dentro del ASIC con referencia a las figuras 5-13. El Modo 0 se desarrolla para un primer tipo de Módulo de Operación I/O, mientras que el Modo 1 es para un segundo tipo de Módulo de Expresión I/O. Como se verá, la única diferencia sustancial en la operación de ASIC entre los modos, es la implementación de los puertos de datos EXT0 y EXT1.

Como se mencionó, el ASIC dependiente será descrito con relación a dos modos de operación. Sin embargo, la invención abarca desde luego una pluralidad de modos de operación para acomodar a todas las configuraciones I/O del Módulo de Expansión. En resumen, el Modo 0 en donde el tipo de Módulo de Expansión existente tiene 8 puntos de datos, o pines de entrada/8 puntos de datos de salida o menos. En términos de la asignación de pines, en el Modo 0, el bus EXT0 es un registro de entrada de 8 bit y el bus EXT1 es un registro de salida de baja actividad de 8 bits. Por lo tanto, el bus de datos EXT0 y el bus de datos EXT1 se conectan directamente al Módulo de Expansión digital I/O.

El Modo 1 se utiliza cuando la configuración I/O del Módulo de Expansión es mayor que 8ENTRADA/8SALIDA o para un módulo inteligente. En términos de asignación de pines, por lo tanto, en el Modo 1, el bus EXT0 es utilizado como un bus bidireccional de datos, de actividad alta, de 8 bit, y el bus EXT1 es utilizado como un bus de dirección y control de 8 bit. Así pues, se requieren los registros externos y la circuitería de decodificación para la operación del Modo 1. A propósito, la polaridad del puerto de datos EXT0 es de "actividad alta" mientras que en la operación en modo 0 y en modo 1, las líneas de control son de "actividad baja" y las líneas de dirección son de "actividad alta".

Durante una transacción escrita el Slave ASIC se desplaza en los datos Write comenzando en el estado 11 (reloj EMCO 11). También, durante el estado 11 la paridad de registro de control es revisada y en el evento de que se detecte un error sobre el registrador de control, la máquina de estado escrito regresa a un estado de vacío y la máquina de estado de control regresa a su estado de origen sobre el siguiente reloj EMCO. El puerto de datos EXT1 no es disturbado y la señal de control de bus MSTR_IN se hace inactiva. Si no se detecta un error de paridad en el registro de control, los datos escritos se desplazan concordantemente. En el estado 20 la señal de control del bus MSTR_IN se libera y en el estado 21 la máquina de estado prepara las señales de control de bus para una respuesta de vuelta a la CPU. Si "My_addr" es válida, entonces la señal de control de bus MY_SLAVE_OUT es verificada. Si "My_addr" no es válida, entonces la señal de control de bus NEXT_SLAVE_OUT es verificada sólo si la CPU tiene diseccionado un módulo de una dirección mayor.

En la etapa 22, se revisa la paridad sobre los datos escritos. Cuando se detecta un error en una paridad de datos escritos, el Slave ASIC regresa a un reconocimiento inválido (11) a la CPU y no presenta nuevos datos al puerto de datos EXT1. Si no se detecta error de paridad, entonces el Slave ASIC regresa a un Reconocimiento válido (01) a la CPU, descodifica la dirección de registro (RA) y admite nuevos datos sobre el puerto de datos EXT1 si la dirección del registro "C" (hex) ha sido descodificada. Si cualquier otro registro es descodificado la máquina de estado retorna aún un Reconocimiento válido a la CPU, pero no presenta nuevos datos al puerto de datos EXT1. Esto sólo es verdad cuando se está en modo de operación 0. En el sector de elevación del reloj EMCO 24, la máquina de estado de escrito regresa a un estado de vacío y la máquina de estado de control regresa a su estado de origen. Así, concluyéndo el Modo 0, Write Bus Transaction.

La Operación de Lectura en Modo 0 se muestra en la Figura 6. Allí se ilustra una operación de lectura en modo 0 con la CPU direccionando la RA 8(hexadecimal). Es importante observar que la máquina en estado de control opera lo mismo que la anterior operación de bus de escritura, excepto por que en el estado 10, la máquina entra ahora al estado de lectura. En el estado 11 la máquina de lectura libera la señal de control EMD de bus MSTR_IN, selecciona al puerto bidireccional EMD (EMD-TRI-EN) como una salida, y revisa la paridad del registro de control. Si ocurre un error de paridad, la máquina en estado de lectura retorna a un estado ocioso y la máquina en estado de control retorna a un estado inicial sobre el próximo borde de elevación de reloj EMC0. Si no se detectó error, entonces la máquina en estado de lectura se propaga al estado 12 sobre el siguiente borda de elevación del reloj EMC0.

En el estado 12, el estado de la máquina prepara las señales de control de bus EMD para retornar una respuesta a la CPU, imponiendo la señal de control de bus MY_SLAVE_OUT. También, en el estado 12, se decodifica la dirección de registro (RA) para determinar la fuente de los datos. Si la RA decodifica a 0, entonces se habilitan los datos ID_BUF, si la RA decodifica a 8 entonces se habilita el bus de datos EXT0, y si se decodifica cualquier otra dirección, entonces se habilita el valor hexadecimal FF. Sobre el borde de caída de EMC0 12, el registro "R" se carga con los datos apropiados, ya sea a partir del bus de datos EXT0, la ID_BUF, o el valor por defecto de FF. Para el caso de la Figura 2, los datos de EXT0 se cargan en el registro "R". Sobre el siguiente, el borde de elevación del reloj EMC0 (estado 13), la máquina en estado de lectura cambia el bit 7 de los datos de lectura sobre la línea EMD y el último bit de lectura 0 se cambia sobre el borde de elevación del reloj EMC0 20 (estado 20). El ASIC Slave genera 2 bits de paridad, PR1 y PR0, sobre los 8 bits de los datos de lectura, y cambia estos datos sobre la línea EMD en los estados 21 y 22. En el estado 23, se liberan todas las señales de control del bus EMD, la máquina de lectura retorna a un estado ocioso y la máquina de control retorna a su estado inicial. Así, concluye la Operación del Bus de Lectura en Modo 0.

Se describirá ahora la Operación en Modo 1. Se recordará que en el Modo 1, se emplean los mismos pines que los usados para el Modo 0 de los Módulos de Expansión. En el Modo 1, sin embargo, se usa el bus EXT1 como un puerto de control. Se describirá la asignación de diferentes bit al Modo 1 de control a través del bus EXT1, con referencia a la tabla en la Figura 7a.

Se describirá ahora la Operación del Bus de Escritura del Modo 1. Es importante observar que la máquina en estado de registro de control y la máquina en estado de escritura, funcionan igual para el Modo 1 que como se describió previamente para el Modo 0. En el caso del Modo 1, sin embargo, la utilización del puerto externo y los registros disponibles difieren del Modo 0. En el modo 1, se usa el puerto de datos EXT1 como puerto de control para circuitería de decodificación externa, y el puerto de datos es un puerto d datos bidireccional. Se apreciará que se utilizan precisamente los mismos pines para los modos Modo 0 y Modo 1. En otras palabras, no se necesita circuitería adicional o modificada para los dos diferentes tipos de Módulos de Expansión I/O. La invención permite la conexión para ambos tipos utilizando los mismos pines. Solamente los modos necesitan ser cambiados y se suministra una conexión universal para una pluralidad de Módulos de Expansión.

Como se muestra en las Figuras 7b y 8, se habilita la escritura de datos sobre el puerto de datos EXT0 en el borde de elevación del reloj EMC0 21 y es válido para 3 periodos de reloj. La Dirección de registro (RA[3:0]) se temporiza sobre el puerto de datos EXT1 en el borde de caída de los relojes EMC0 5, 6, 7 & 8 respectivamente. Todas las 16 direcciones de registro están disponibles para decodificación externa. La WRSTRB se impone sobre el borde de caída del reloj ECM0 22 y se limpia sobre el borde de caída del reloj ECM0 23. La señal Busy se impone sobre el borde de caída del reloj EMC0 16 y se limpia sobre el borde de caída del reloj EMC0 24. Si se detecta un error de paridad sobre el byte WRITE, entonces tanto los registros ASIC como los registros externos retienen su último valor recibido. Referirse a las Figuras 7b y 8 para información detallada de la temporización.

Se describirá la Operación del Bus de Lectura en Modo 1 con referencia a las Figura 9 y 10. La máquina en estado de registro de control y la máquina en estado de lectura, funcionan lo mismo que en el modo 0, sin embargo, la utilización del puerto externo y los registros disponibles difieren del modo 0. En el modo 1, el puerto de datos EXT1 es utilizado como un puerto de control para circuitería externa de decodificación y el puerto de datos EXT0 es un puerto de datos bidireccional. También, la CPU puede acceder a todos los 16 registros en el modo 1 con registro 0, aún el registro ID.

En una modalidad preferida, el Registro ID se direcciona desde la Dirección de Registro (RA) 00 hexadecimal y se define en DWG 2808000 sección 8. El ASIC Slave llena los bits 7 con un 0 y los 7 bits restantes se cablean de acuerdo con el tipo de Módulo. De acuerdo con la definición del Registro ID, el ASIC Slave opera en el Modo 0 de ASIC solamente para los valores de Registro ID de 01, 04 y 05 hexadecimales. Todos los otros valores de Registro ID operan en el Modo 1. Pos supuesto, los parámetros específicos se exponen aquí son solamente ejemplos y, alguien especializado en estas materias, puede modificarlos dentro del alcance de la invención.

La presente invención ofrece además un método universal para revisar la paridad de todos los Modos y tipos de operaciones de bus, esto es, Lectura o Escritura. Las Figuras 11-13 ilustran las operaciones de bus de Lectura y Escritura en Modo 1 que muestran diferentes errores de paridad. En particular, las figuras ilustran la operación/respuesta del Bus bajo estas condiciones. Las operaciones de bus en Modo 0 responden a aquellos errores de la misma manera. Nuevamente, la invención proporciona respuesta universal a una pluralidad de Módulos de Expansión. Con más detalle, la Figura 11 ilustra al Modo 1, el Error de Paridad del Registro de Control durante una Operación de Escritura. En este ejemplo, el bus EXT1 responde a un error de paridad en los bits RA3:RA0 y, como resultado causa que los bits EXT1(3):EXT1(0) se hagan activos. Como resultado, la señal de control MSTR_IN se apaga y la operación se aborta. La Figura 12 ilustra al Modo 1, Error de Paridad del Registro de Escritura durante una Operación de Escritura. En forma similar, los bits RA3:RA0 indican un error de paridad y, en respuesta al mismo, la línea de control MSTR_IN se apaga y se aborta la operación. La Figura 13 ilustra al Modo 1, Error de Paridad de Registro de Control Durante una Operación de Lectura. La misma situación aplica a este ejemplo, en donde los bits RA3:RA0 indican un error de paridad y la señal de control MSTR_IN se apaga. Por lo tanto, la presente invención provee uniformidad en la revisión de paridad utilizando los mismos bits que en cada uno de los Modos y para todos los tipos de operaciones, sean estas de Lectura o de Escritura.

Claims

1. Un módulo de expansión universal (300) para hacer interfaz entre un controlador lógico con una pluralidad de tipos de módulos de expansión de entrada/salida (302a-c) que comunican los datos de entrada/salida entre el controlador lógico y los dispositivos automáticos, comprendiendo el aparato:

una interfaz de comunicación que establece comunicación entre el controlador lógico y al menos uno de los de la pluralidad de tipos de módulos de expansión de entrada/salida; y por lo cual el módulo de expansión universal tiene una configuración física que acomoda señales de cada uno de dicha pluralidad de tipos de módulos de expansión de entrada/salida tal que un diferente modo de operación es establecido por el módulo de expansión universal correspondiente a cada uno de dicha pluralidad de tipos de módulos de expansión de entrada/salida.

2. El aparato de acuerdo con la reivindicación 1, en donde dicho módulo de expansión de entrada/salida está compuesto de al menos un primer puerto para recibir las señales desde la pluralidad de tipos de módulos de expansión de entrada/salida.

3. El aparato de acuerdo con la reivindicación 2, donde dicho primer puerto comprende una disposición de conectores físicos predeterminados para recibir las señales desde la pluralidad de tipos de módulos de expansión de entrada/salida.

4. El aparato de acuerdo con la reivindicación 2, en donde dicho primer puerto está definido en un primer modo correspondiente a un primer tipo de módulo de expansión de entrada/salida, en donde dicho primer modo establece que dicho primer puerto sea un registro de entrada capaz de recibir señales de entrada.

5. El aparato de acuerdo con la reivindicación 4, donde dicho primer puerto es redefinido a un segundo modo correspondiente a un segundo tipo de módulo de expansión de entrada/salida, en donde dicho segundo modo establece que dicho primer puerto sea un registrador bidireccional capaz de dar entrada y salida a señales.

6. El aparato de acuerdo con la reivindicación 2, donde dicho módulo de expansión universal comprende adicionalmente un segundo puerto definido en un primer modo correspondiente a un primer tipo de módulo de expansión de entrada/salida, donde dicho primer modo establece que dicho segundo puerto sea un registrador de salida capaz de transmitir señales de salida.

7. El aparato de acuerdo con la reivindicación 6, donde dicho segundo puerto es redefinido a un segundo modo correspondiente a un segundo tipo de módulo de expansión de entrada/salida, donde dicho segundo modo establece dicho segundo puerto para que sea un registrador de dirección y control capaz de recibir una dirección para tener acceso a una instrucción de control en dicho módulo de expansión universal.

8. El aparato de acuerdo con la reivindicación 1, donde dicho módulo de expansión universal comprende primero y segundo modos de operación para acomodar respectivos primero y segundo tipos de módulos de expansión de entrada/salida.

9. El aparato de acuerdo con la reivindicación 8, donde dicho módulo de expansión universal comprende leer y escribir transacciones, donde una transacción leída tiene sustancialmente la misma estructura que la transacción escrita.

10. El aparato de acuerdo con la reivindicación 1, donde dicho módulo de expansión universal esta formado como un paquete integrado.

11. El aparato de acuerdo con la reivindicación 10, donde dicho módulo de expansión universal comprende una pluralidad de módulos de expansión integrados en dicho paquete integrado, cada uno para ser acoplado a un diferente módulo de expansión de entrada/salida de dicho diferente tipo de módulos de expansión de entrada/salida.

12. El aparato de acuerdo con la reivindicación 11, donde dicho paquete integrado es un ASIC.

13. Un sistema de módulo de expansión universal (300), que comprende un controlador lógico que tiene una configuración para dirigir un dispositivo automatizado;

una pluralidad de tipos de módulos de expansión de entrada/salida (302a-c) para acoplar dicho controlador lógico a dicho dispositivo automatizado; y

un módulo de expansión universal como se reivindicó en cualquiera de las reivindicaciones precedentes para operar como interfaz entre el controlador lógico y la pluralidad de tipos de módulos de expansión de entrada/salida (302a-c).

14. El sistema de acuerdo con la reivindicación 13, donde dicho controlador lógico controla la operación de dicho modo de expansión para acomodar dicha pluralidad de tipos de módulo de expansión de entrada/salida.

15. El sistema de acuerdo con la reivindicación 13, donde dicho controlador lógico comprende una configuración física que provee una pluralidad de rendijas de expansión de entrada/salida.

16. El sistema de acuerdo con la reivindicación 15, donde dicho controlador lógico comprende una configuración física que provee un bus y una fuente de poder común y una pluralidad de rendijas de entrada/salida.