JPS62104066A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JPS62104066A JPS62104066A JP60242655A JP24265585A JPS62104066A JP S62104066 A JPS62104066 A JP S62104066A JP 60242655 A JP60242655 A JP 60242655A JP 24265585 A JP24265585 A JP 24265585A JP S62104066 A JPS62104066 A JP S62104066A
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- 239000000758 substrate Substances 0.000 claims abstract description 7
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体メモリ装置の保護装置等に関するもので
、特に信号出力の保護装置に関する。
、特に信号出力の保護装置に関する。
〔発明の技術的背景とその問題点〕 ・集積回路に
おいて静電破壊という問題がある。
おいて静電破壊という問題がある。
これは、パッケージを取り扱っている際に外部的に発生
する静電荷がそのパッケージのピンを介してチップ内部
に転送されるとき、内部回路の酸化膜破壊やＰＮ接合破
壊を引き起すものとして知られる。
する静電荷がそのパッケージのピンを介してチップ内部
に転送されるとき、内部回路の酸化膜破壊やＰＮ接合破
壊を引き起すものとして知られる。
通常、信号人力バッドはＩＫΩ程度のＰｏｌｙ Ｓｔで
作られた入力保趨抵抗及びＰＮ接合を介して内部回路に
接続している。これは保護抵抗により電位のピークを低
＜Ｌ，、ＰＮ接合ダイオードによりその電荷を十分に基
板及び接地電位へ解放する働きをし、それにより内部回
路に加わる試位％電荷を少なくする。しかし出力パッド
ではＩＫＧ程度の大きな抵抗を接続すると出力が遅れる
（アクセスタイムが遅くなる）ため、大きな抵抗を介す
ることができず、静電耐圧が低い傾向Ｖこあり、静電破
壊を起し易くなっている。
作られた入力保趨抵抗及びＰＮ接合を介して内部回路に
接続している。これは保護抵抗により電位のピークを低
＜Ｌ，、ＰＮ接合ダイオードによりその電荷を十分に基
板及び接地電位へ解放する働きをし、それにより内部回
路に加わる試位％電荷を少なくする。しかし出力パッド
ではＩＫＧ程度の大きな抵抗を接続すると出力が遅れる
（アクセスタイムが遅くなる）ため、大きな抵抗を介す
ることができず、静電耐圧が低い傾向Ｖこあり、静電破
壊を起し易くなっている。
第５図は従来の保護装置の例で、パッドからの金属配線
と、拡散Ｉ−とのコンタクト部で生じ易く、特にＡで示
したコーナ一部で生じ易い。この原因は電界集中による
接合破壊と考えられる。これに対して拡散層を深くする
対策ではマスクが更ＶＣ１枚必要となり、ＰＥＰ工程が
増えるという欠点がある。
と、拡散Ｉ−とのコンタクト部で生じ易く、特にＡで示
したコーナ一部で生じ易い。この原因は電界集中による
接合破壊と考えられる。これに対して拡散層を深くする
対策ではマスクが更ＶＣ１枚必要となり、ＰＥＰ工程が
増えるという欠点がある。
本発明の目的は、集積回路においてＰＥＰ工程を増やす
ことなく静電耐圧の高い、外部の静電気及びノイズに対
して破壊され雌い半導体集積回路を提供すること１’（
おる。
ことなく静電耐圧の高い、外部の静電気及びノイズに対
して破壊され雌い半導体集積回路を提供すること１’（
おる。
本発明はドーナツ状の離間領域を介してパッドｒｃ接続
されるコンタクトと内部回路に接続されるコンタクトを
対向させる様にした事を骨子とする。
されるコンタクトと内部回路に接続されるコンタクトを
対向させる様にした事を骨子とする。
本発明ＶＣよれば上記ドーナツ状の離間領域によってコ
ンタクト間に流れる電流密度の低減化を図ることができ
る。またコンタクトに鋭端なコーナーを無くすることが
出来るので局部的な′電流集中を押える事が可能である
。これにより、 ＭＩＬ規格において、１ｏｏｏｖ以上
の静電耐圧を有し、飛躍的に静電耐圧が向上した。
ンタクト間に流れる電流密度の低減化を図ることができ
る。またコンタクトに鋭端なコーナーを無くすることが
出来るので局部的な′電流集中を押える事が可能である
。これにより、 ＭＩＬ規格において、１ｏｏｏｖ以上
の静電耐圧を有し、飛躍的に静電耐圧が向上した。
以下本発明の実施例を図面を参照し乍ら説明する。
第１図は出力部の図で、（ａ）は平面図、（ｂ）はＡ−
Ａ′断面図である。
Ａ′断面図である。
即ち、Ｐ型シリコン基板（１）表面にフィールド酸化膜
（２）が形成され、これで囲まれた領域に、内部回路の
ＭＯＳＦＥＴのソース、ドレインと同じ工程でＰ又はＡ
３がイオン注入され％ ｎ層（３）が形Ｆｌｉ、されて
いる。その表面にはＣＶＤ酸化膜（４）が被着され、こ
れにコンタクトホールを開けて第１ ＃ Ａ６が、更に
ＣＶＤ ！１２化膜αυを介して第２層Ａｌが形成され
ている。ｎ層（３）は円形領域として形成されている。
（２）が形成され、これで囲まれた領域に、内部回路の
ＭＯＳＦＥＴのソース、ドレインと同じ工程でＰ又はＡ
３がイオン注入され％ ｎ層（３）が形Ｆｌｉ、されて
いる。その表面にはＣＶＤ酸化膜（４）が被着され、こ
れにコンタクトホールを開けて第１ ＃ Ａ６が、更に
ＣＶＤ ！１２化膜αυを介して第２層Ａｌが形成され
ている。ｎ層（３）は円形領域として形成されている。
第２層Ａｌで形成された信号出力パッド（５）は、その
下で第１層Ａｌ（６）にコンタクトし、その一端は第１
層Ａｌ（７）より成るドーナツ状の−極を構成してい
る。この電極は、第１層のＣＶＤ酸化膜（４）に開けら
れたドーナツ状のコンタクトホール（８） ｒｃおいて
ｎ層層（３）に接続されている。このコンタクトホール
（８）の外縁は円の中心から５０μｍ、内線は４７μｍ
ででおる。上記第１層Ａｌｔ７１の内側には、前記ＣＶ
Ｄ酸化膜（４１Ｋ更に第２のコンタクトホール〔９）が
開けられている。ここには円板状の電極（ｉｔ）が第１
層Ａｌにより形成されてコンタクトしている。第２のコ
ンタクトホールは半径３０μｍである。電極１．ＥＩ上
の２ｆ−目のＣＶＤ ｖ化膜Ｉにも円形にコンタクトホ
ールが開けられ、円板状の第２層Ａｌから成る゛成極α
２が設けられ、その一端は第２層Ａｌよりなる配線ｆ１
３１として内部回路に続いている。
下で第１層Ａｌ（６）にコンタクトし、その一端は第１
層Ａｌ（７）より成るドーナツ状の−極を構成してい
る。この電極は、第１層のＣＶＤ酸化膜（４）に開けら
れたドーナツ状のコンタクトホール（８） ｒｃおいて
ｎ層層（３）に接続されている。このコンタクトホール
（８）の外縁は円の中心から５０μｍ、内線は４７μｍ
ででおる。上記第１層Ａｌｔ７１の内側には、前記ＣＶ
Ｄ酸化膜（４１Ｋ更に第２のコンタクトホール〔９）が
開けられている。ここには円板状の電極（ｉｔ）が第１
層Ａｌにより形成されてコンタクトしている。第２のコ
ンタクトホールは半径３０μｍである。電極１．ＥＩ上
の２ｆ−目のＣＶＤ ｖ化膜Ｉにも円形にコンタクトホ
ールが開けられ、円板状の第２層Ａｌから成る゛成極α
２が設けられ、その一端は第２層Ａｌよりなる配線ｆ１
３１として内部回路に続いている。
従って、第１．第２のコンタクト間の拡散層が保護回路
の抵抗となり、基板間のＰＮ接合でダイオードが形成さ
れる。これにより、パッドから静電気が入っても局部的
に破壊を起すことがない。
の抵抗となり、基板間のＰＮ接合でダイオードが形成さ
れる。これにより、パッドから静電気が入っても局部的
に破壊を起すことがない。
過剰な電荷は、この接合から基板に拡散されたり、近傍
の回路部のＶｓｓ拡散層に逃げる。
の回路部のＶｓｓ拡散層に逃げる。
第４図（ａ）はかかる出力信号パッド部付近の様子全例
示する回路図でおる。（４１）は内部回路領域、 （４
２はＮ −ｃｈ ＯＭＯＳＦＥＴ 構成の出力バッファ
を示している。しかして第１図に示した保護回路は、出
力部のみならず、第４図（ｂ） ｉｃ示す信号人力部に
も適用する事が出来る。（４３はＭ −ｃ ｈＭＯ８Ｆ
ＥＴ構成人カバッファである。
示する回路図でおる。（４１）は内部回路領域、 （４
２はＮ −ｃｈ ＯＭＯＳＦＥＴ 構成の出力バッファ
を示している。しかして第１図に示した保護回路は、出
力部のみならず、第４図（ｂ） ｉｃ示す信号人力部に
も適用する事が出来る。（４３はＭ −ｃ ｈＭＯ８Ｆ
ＥＴ構成人カバッファである。
第２図は他の実施例の図であす、（ａ）はその平面図、
（ｂ）はＢ−Ｂ’断面図を示している。
（ｂ）はＢ−Ｂ’断面図を示している。
第１図と対応する箇所には同じ番号を付した。
ここでは、内側に設けられた電極（１Ｇは、そのまま′
Ｍ１層Ａｌにより引出し部（１３）’につながり、内部
回路に接続される。また、外側の信号出力パッドに接続
されていたドーナツ状の電極（力は、その一部に切削部
が設けられる構成となっている。従ってこの例は１層の
Ａｌで形成されている。
Ｍ１層Ａｌにより引出し部（１３）’につながり、内部
回路に接続される。また、外側の信号出力パッドに接続
されていたドーナツ状の電極（力は、その一部に切削部
が設けられる構成となっている。従ってこの例は１層の
Ａｌで形成されている。
第２図では、更にその外周に、フィールド酸化膜を介し
て、ドーナツ状にｉ十拡散層（Ｊ）が（３）と同一工程
で形成されている。このｎ十層（３）には、Ｑつ酸化膜
（４）のコンタクトホールを介して図示する如く、第Ｌ
ＭＡＩよシなる電極−及びその引出しリードαｅが接続
され、接地電位が与えられている。この実施例において
もドーナツ状の離間領域を介して。
て、ドーナツ状にｉ十拡散層（Ｊ）が（３）と同一工程
で形成されている。このｎ十層（３）には、Ｑつ酸化膜
（４）のコンタクトホールを介して図示する如く、第Ｌ
ＭＡＩよシなる電極−及びその引出しリードαｅが接続
され、接地電位が与えられている。この実施例において
もドーナツ状の離間領域を介して。
第１．第２のコンタクトが対向している。そして切削部
のコンタクトは住？）ｖｃ示すように丸められている。
のコンタクトは住？）ｖｃ示すように丸められている。
従って、局部的な電流集中が押えられる。
また、金属パッドから静電気が入っても、第２ ｎ＋層
（３）の接地電位部に、正の電荷が入って来た時にはｎ
＋層（菌に向りて電流が（負の電荷の場合はｎ＋ｔｍ
（３５から逆向きの電流が）均一に流れ込むため静電耐
圧が良くなっている。なお、この例では電極（１５１の
コンタクトホールＩもその端部が丸められている。また
、正電荷、負電荷に対する強さをバランスさせるために
は、第１のｎ＋層（３）の面積Ｓｌ と第２のｎ” ＃
（３１の面積Ｓ２をほぼ等しくする。のが良い。例え
ば％ ８２／５１＝１±０．２とする。
（３）の接地電位部に、正の電荷が入って来た時にはｎ
＋層（菌に向りて電流が（負の電荷の場合はｎ＋ｔｍ
（３５から逆向きの電流が）均一に流れ込むため静電耐
圧が良くなっている。なお、この例では電極（１５１の
コンタクトホールＩもその端部が丸められている。また
、正電荷、負電荷に対する強さをバランスさせるために
は、第１のｎ＋層（３）の面積Ｓｌ と第２のｎ” ＃
（３１の面積Ｓ２をほぼ等しくする。のが良い。例え
ば％ ８２／５１＝１±０．２とする。
第３図は第２図の更に変形例を示している。この例では
、電極（７）の外縁全体を、フィールド酸化膜を跨いで
ｎ＋拡散層（３）上に位置させている。第２図（ａ）の
ｃ−ｃ’に対応する箇所の断面が第３図である。このフ
ィールドを跨ぐ部分がフィールドトランジスタを構成す
る。即ち、（３） 、 （３）がソース、ドレイン、そ
の上にある第１＃Ａ／ゲートとなる。これはパッド側の
配線に正電荷が加わった時に、フィールドトランジスタ
がオンし、 ＶＳｓに向って電流が流れ易くなるので静
電耐圧が向上する。この例においても、 ８２／５１＝
１±０．２として良い。
、電極（７）の外縁全体を、フィールド酸化膜を跨いで
ｎ＋拡散層（３）上に位置させている。第２図（ａ）の
ｃ−ｃ’に対応する箇所の断面が第３図である。このフ
ィールドを跨ぐ部分がフィールドトランジスタを構成す
る。即ち、（３） 、 （３）がソース、ドレイン、そ
の上にある第１＃Ａ／ゲートとなる。これはパッド側の
配線に正電荷が加わった時に、フィールドトランジスタ
がオンし、 ＶＳｓに向って電流が流れ易くなるので静
電耐圧が向上する。この例においても、 ８２／５１＝
１±０．２として良い。
第１図、第２図、第３図及び第４図は本発明の実施例の
図、第５図は従来例の図である。
図、第５図は従来例の図である。
Claims (4)
- （１）半導体基板表面に逆導電型の領域が形成され、こ
の領域に対する第１のコンタクトホールが外部電気接続
を得るためのパッドに接続され、第２のコンタクトホー
ルが内部回路に接続された半導体保護装置において、前
記第１、第２のコンタクトホールをドーナツ状の離間領
域を介して対向するようにした事を特徴とする半導体保
護装置。 - （２）外側のコンタクトホールに切除部を設け、その端
縁を丸めた事を特徴とする前記特許請求の範囲第１項記
載の半導体保護装置。 - （３）外側のコンタクトホールをパッドに接続する事を
特徴とする前記特許請求の範囲第１項記載の半導体保護
装置。 - （４）逆導電型領域の外側に離間してドーナツ状の第２
の逆導電型領域で囲み、これを接地した事を特徴とする
前記特許請求の範囲第１項記載の半導体保護装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242655A JPS62104066A (ja) | 1985-10-31 | 1985-10-31 | 半導体保護装置 |
| KR1019860008901A KR910000229B1 (ko) | 1985-10-31 | 1986-10-24 | 보호장치를 구비하고 있는 반도체집적회로와 그 제조방법 |
| US06/924,444 US4881113A (en) | 1985-10-31 | 1986-10-29 | Semiconductor integrated circuits with a protection device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60242655A JPS62104066A (ja) | 1985-10-31 | 1985-10-31 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62104066A true JPS62104066A (ja) | 1987-05-14 |
Family
ID=17092272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60242655A Pending JPS62104066A (ja) | 1985-10-31 | 1985-10-31 | 半導体保護装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4881113A (ja) |
| JP (1) | JPS62104066A (ja) |
| KR (1) | KR910000229B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951118A (en) * | 1985-10-07 | 1990-08-21 | Nec Corporation | Semiconductor device having resistor structure |
| US5252493A (en) * | 1986-09-22 | 1993-10-12 | Nippon Telegraph And Telephone Corporation | Laser magnetic immunoassay method and apparatus therefor |
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| US5196913A (en) * | 1988-07-11 | 1993-03-23 | Samsung Electronics Co., Ltd. | Input protection device for improving of delay time on input stage in semi-conductor devices |
| US5093711A (en) * | 1988-10-14 | 1992-03-03 | Seiko Epson Corporation | Semiconductor device |
| JP2513010B2 (ja) * | 1988-12-27 | 1996-07-03 | 日本電気株式会社 | 半導体集積回路の入力保護装置 |
| JP2754072B2 (ja) * | 1990-02-07 | 1998-05-20 | 三菱電機株式会社 | 半導体装置の入力回路 |
| US5523252A (en) * | 1993-08-26 | 1996-06-04 | Seiko Instruments Inc. | Method for fabricating and inspecting semiconductor integrated circuit substrate, and semi-finished product used for the sustrate |
| US6373118B1 (en) * | 1999-08-11 | 2002-04-16 | Lewyn Consulting, Inc. | High-value integrated circuit resistor |
| JP2007520074A (ja) * | 2004-01-30 | 2007-07-19 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 静電放電保護デバイスを備えた集積回路チップ |
| CN102227005B (zh) * | 2011-06-10 | 2012-07-04 | 中国科学院半导体研究所 | 具有红外响应的表面纳米点硅光电探测器结构的制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US3287612A (en) * | 1963-12-17 | 1966-11-22 | Bell Telephone Labor Inc | Semiconductor contacts and protective coatings for planar devices |
| US3183576A (en) * | 1962-06-26 | 1965-05-18 | Ibm | Method of making transistor structures |
| US3600648A (en) * | 1965-04-21 | 1971-08-17 | Sylvania Electric Prod | Semiconductor electrical translating device |
| US4157563A (en) * | 1971-07-02 | 1979-06-05 | U.S. Philips Corporation | Semiconductor device |
| US4103297A (en) * | 1976-12-20 | 1978-07-25 | Hughes Aircraft Company | Light-insensitive matrix addressed liquid crystal display system |
| JPS54120587A (en) * | 1978-03-10 | 1979-09-19 | Fujitsu Ltd | Transistor |
| US4342045A (en) * | 1980-04-28 | 1982-07-27 | Advanced Micro Devices, Inc. | Input protection device for integrated circuits |
| JPS57133673A (en) * | 1981-02-12 | 1982-08-18 | Toshiba Corp | Semiconductor device |
-
1985
- 1985-10-31 JP JP60242655A patent/JPS62104066A/ja active Pending
-
1986
- 1986-10-24 KR KR1019860008901A patent/KR910000229B1/ko not_active IP Right Cessation
- 1986-10-29 US US06/924,444 patent/US4881113A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4951118A (en) * | 1985-10-07 | 1990-08-21 | Nec Corporation | Semiconductor device having resistor structure |
| US5252493A (en) * | 1986-09-22 | 1993-10-12 | Nippon Telegraph And Telephone Corporation | Laser magnetic immunoassay method and apparatus therefor |
Also Published As
| Publication number | Publication date |
|---|---|
| US4881113A (en) | 1989-11-14 |
| KR910000229B1 (ko) | 1991-01-23 |
| KR870004521A (ko) | 1987-05-11 |
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