JPS6198023A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
- Publication number
- JPS6198023A JPS6198023A JP21951484A JP21951484A JPS6198023A JP S6198023 A JPS6198023 A JP S6198023A JP 21951484 A JP21951484 A JP 21951484A JP 21951484 A JP21951484 A JP 21951484A JP S6198023 A JPS6198023 A JP S6198023A
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- circuit
- cpu
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子血圧計の圧力値や、電子体温計の温度等
のＡ／Ｄ 変換回路に関するものである。
のＡ／Ｄ 変換回路に関するものである。
従来例の構成とその間理点
従来のＡ／Ｄ 変換回路は第１図に示すように構成され
ており、各部の動作波形を第２図に示す。
ており、各部の動作波形を第２図に示す。
第１図において、１は積分回路で、周期Ｔ０の間にｖＲ
ＥＦ／Ｒ１の定電流でコンデンサＣ１に充電し、中央処
理装置（ＣＰＵ ）３の出力端子Ｐの出力ｖ３ によっ
て、アナログスイッチ等のスイッチＳｗによってコンデ
ンサＣ１の電荷を急速に放電する。次にスイッチＳｗを
解放することでコンデンサＣ１の充電を開始し以下繰り
返し、積分回路１の出力電圧ｖ１ は第２図に示すよ
うに三角波となる。次に温度や圧力等を検出し、アナロ
グ電圧を発生する検出回路の出力Ｖ。と前記積分回路の
出力ｖ１ とを入力とする比較回路２において、■、
〉ｖｏの時に出力ｖ２ を高レベルとする。また積分回
路１および比較回路２の電源電圧はＶＤでＣＰＵ３の電
源電圧ＶＤＤ より高くし、比較回路２の出力電圧ｖ２
がＣＰＵ３の入力電圧の許容値内に入るように抵抗Ｒ２
やツェナーダイオードＺＤ等で定電圧とする。これによ
ってＶＤ として電池の電圧を使用し、電池の出力電圧
ＶＤが２０〜３゜チ低下しても正常に動作する。
ＥＦ／Ｒ１の定電流でコンデンサＣ１に充電し、中央処
理装置（ＣＰＵ ）３の出力端子Ｐの出力ｖ３ によっ
て、アナログスイッチ等のスイッチＳｗによってコンデ
ンサＣ１の電荷を急速に放電する。次にスイッチＳｗを
解放することでコンデンサＣ１の充電を開始し以下繰り
返し、積分回路１の出力電圧ｖ１ は第２図に示すよ
うに三角波となる。次に温度や圧力等を検出し、アナロ
グ電圧を発生する検出回路の出力Ｖ。と前記積分回路の
出力ｖ１ とを入力とする比較回路２において、■、
〉ｖｏの時に出力ｖ２ を高レベルとする。また積分回
路１および比較回路２の電源電圧はＶＤでＣＰＵ３の電
源電圧ＶＤＤ より高くし、比較回路２の出力電圧ｖ２
がＣＰＵ３の入力電圧の許容値内に入るように抵抗Ｒ２
やツェナーダイオードＺＤ等で定電圧とする。これによ
ってＶＤ として電池の電圧を使用し、電池の出力電圧
ＶＤが２０〜３゜チ低下しても正常に動作する。
次に比較回路２の出力ｖ２をＣＰＵ３の割り込み端子Ｉ
ＮＴの入力とする。またＣＰＵ３のタイマー回路によっ
て、周期Ｔ。でＴ１の間出力端子Ｐの出力電圧ｖ３ を
低レベルとして、前記積分回路のスイッチＳＷを短絡す
る。
ＮＴの入力とする。またＣＰＵ３のタイマー回路によっ
て、周期Ｔ。でＴ１の間出力端子Ｐの出力電圧ｖ３ を
低レベルとして、前記積分回路のスイッチＳＷを短絡す
る。
圧力や温度を二重積分して、Ａ／Ｄ 変換する時には、
基準値との差で表示するために、例えば相対圧力では、
圧力零の時のｖ３が高レベルとなってからｖ２ が高レ
ベルになるまでの時間ｔ−１ｏ とし、圧力Ｈの時のｖ
３が高レベルとなってからｖ２が高レベルとなる１での
時間ｆ ｔＨとして記憶し、ｊＨ−ｆｏ ｆ圧力値とし
て表示する。
基準値との差で表示するために、例えば相対圧力では、
圧力零の時のｖ３が高レベルとなってからｖ２ が高レ
ベルになるまでの時間ｔ−１ｏ とし、圧力Ｈの時のｖ
３が高レベルとなってからｖ２が高レベルとなる１での
時間ｆ ｔＨとして記憶し、ｊＨ−ｆｏ ｆ圧力値とし
て表示する。
このような従来例においては、温度や経年変化等でコン
デンサＣ１の値が変化すると、ｖｌ の三角波の勾配
が変わり、ｔ○およびｔＨが変化して表示値が変わるた
め温度補償回路を設けて補正する必要があった。
デンサＣ１の値が変化すると、ｖｌ の三角波の勾配
が変わり、ｔ○およびｔＨが変化して表示値が変わるた
め温度補償回路を設けて補正する必要があった。
発明の目的
本発明は、前記従来例の欠点に鑑みてなされたもので、
積分回路を構成するコンデンサの値が温度や経年変化等
によって変化しても、補正を必要としないＡ／Ｄ 変換
回路を提供することを目的とするものである。
積分回路を構成するコンデンサの値が温度や経年変化等
によって変化しても、補正を必要としないＡ／Ｄ 変換
回路を提供することを目的とするものである。
発明の構成
この目的を達成するために、本発明は温度や圧力等を検
出しアナログ電圧を発生する検出器の出力およびＣＰＵ
の出力を入力とする積分回路と、前記積分回路の出力が
基準電圧以上になった時出力する比較回路と、前記比較
回路の出力を割り込み入力とし前記割り込み入力が発生
した時、出力を高レベルとし内蔵するタイマーによって
一定時間毎に出力を低レベルとする前記ＣＰＵとでＡ／
Ｄ変換回路を構成したものである。
出しアナログ電圧を発生する検出器の出力およびＣＰＵ
の出力を入力とする積分回路と、前記積分回路の出力が
基準電圧以上になった時出力する比較回路と、前記比較
回路の出力を割り込み入力とし前記割り込み入力が発生
した時、出力を高レベルとし内蔵するタイマーによって
一定時間毎に出力を低レベルとする前記ＣＰＵとでＡ／
Ｄ変換回路を構成したものである。
実施例の説明
以下、本発明の一実施°例を図面の第３図およびその各
部動作波形を第４図に沿って詳細に説明する。図におい
て、４は積分回路、Ｒ３，Ｒ４，Ｒ６，Ｒ６は抵抗、Ｃ
２は両極性コンデンサ、ＯＰｓはオペアンプ、６は比較
回路、Ｒ７１Ｒ８１Ｒ９，Ｒ１０は抵抗、Ｄはダイオー
ド、Ｑ、、Ｑ２はトランジスタ、６はＣＰＵ（中央処理
装置）である。
部動作波形を第４図に沿って詳細に説明する。図におい
て、４は積分回路、Ｒ３，Ｒ４，Ｒ６，Ｒ６は抵抗、Ｃ
２は両極性コンデンサ、ＯＰｓはオペアンプ、６は比較
回路、Ｒ７１Ｒ８１Ｒ９，Ｒ１０は抵抗、Ｄはダイオー
ド、Ｑ、、Ｑ２はトランジスタ、６はＣＰＵ（中央処理
装置）である。
第３図に示すように、積分回路４において、温度や圧力
等の検出器のアナログ電圧ｖＱとＣＰＵ６の出力電圧ｖ
７ヲ入力とし、オペアンプＯＰ３の非反転端子に基準電
圧”ＲＥＦｔ：接続して積分し、出力電圧ヲ■５ と
する。ｖ５ヲダイオードＤｉ介して入力とする比較回路
６では、ＣＰＵｅの電源”Ｉ）Ｉ） ｔ−４源トＬ、
、■６くＶＤＤではＰＮＰトランジスタＱ１ もＰＮ
Ｐ トランジスタＱ２ もオンで出力電圧ｖ６が低レ
ベルで、ｖ６〉ＶＤＤの時トランジスタＱ１ のペー
ス電流を遮断してトランジスタＱ１．Ｑ２ともにオフし
、出力電圧ｖ６はＶＤＤとなる。
等の検出器のアナログ電圧ｖＱとＣＰＵ６の出力電圧ｖ
７ヲ入力とし、オペアンプＯＰ３の非反転端子に基準電
圧”ＲＥＦｔ：接続して積分し、出力電圧ヲ■５ と
する。ｖ５ヲダイオードＤｉ介して入力とする比較回路
６では、ＣＰＵｅの電源”Ｉ）Ｉ） ｔ−４源トＬ、
、■６くＶＤＤではＰＮＰトランジスタＱ１ もＰＮ
Ｐ トランジスタＱ２ もオンで出力電圧ｖ６が低レ
ベルで、ｖ６〉ＶＤＤの時トランジスタＱ１ のペー
ス電流を遮断してトランジスタＱ１．Ｑ２ともにオフし
、出力電圧ｖ６はＶＤＤとなる。
比較回路６の出力電圧ｖ６をＣＰＵ５の割り込み入力端
子ＩＮＴに接続する。ＣＰＵｅに内蔵するタイマーによ
って５周期Ｔ。毎に出力端子Ｐの出力電圧ｖ７を低レベ
ルとし、ｖ６の電圧が高レベルとなって割り込み入力が
入ると出力端子Ｐの出力電圧ｖ７ を高レベルとする。
子ＩＮＴに接続する。ＣＰＵｅに内蔵するタイマーによ
って５周期Ｔ。毎に出力端子Ｐの出力電圧ｖ７を低レベ
ルとし、ｖ６の電圧が高レベルとなって割り込み入力が
入ると出力端子Ｐの出力電圧ｖ７ を高レベルとする。
このように構成することによって、積分回路３において
、ＣＰＵ５の出力電圧ｖ７が高レベルでＶＤＤの時コン
デンサＣ２の充電電流ｉ３は次の（１）式で表わされ、 ＣＰＵ６の出力電圧ｖ７が低レベルでｏＶの時コンデン
サＣ２の放電電流ｉ４は次の（２）式で表わされる。
、ＣＰＵ５の出力電圧ｖ７が高レベルでＶＤＤの時コン
デンサＣ２の充電電流ｉ３は次の（１）式で表わされ、 ＣＰＵ６の出力電圧ｖ７が低レベルでｏＶの時コンデン
サＣ２の放電電流ｉ４は次の（２）式で表わされる。
充電と放電を交互に繰り返すことで充電電圧と放電電圧
は等しくなる。受電時間をｔｌ、放電時間をｔ２ と
すると、 Ｔｏ＝ ｔ１＋ ｔ２１１．−（３） となり、（１）〜（４）式から が得られる。
は等しくなる。受電時間をｔｌ、放電時間をｔ２ と
すると、 Ｔｏ＝ ｔ１＋ ｔ２１１．−（３） となり、（１）〜（４）式から が得られる。
また、ＣＰＵ５において従来例と同様に、第４ 。
図に示すように、ｖｏが基準入力（例えば相対圧力＝
Ｏｍｍ Ｈｑ ）の時のｔ２を１０として記憶し、ｖｏ
が測定値入力（例えば相対圧力Ｈ，Ｈｑ ）の時のｔ２
ｆ ｔＨとし、 ｔＨ−ｔ□ ｆ表示する。（６）式に
おいて第２項以下は定数項で一定で、Ｖｏ（Ｈ）−Ｖｏ
（０）はｔＨ−ｔｏに比例し次の（６）式で表わされる
。
Ｏｍｍ Ｈｑ ）の時のｔ２を１０として記憶し、ｖｏ
が測定値入力（例えば相対圧力Ｈ，Ｈｑ ）の時のｔ２
ｆ ｔＨとし、 ｔＨ−ｔ□ ｆ表示する。（６）式に
おいて第２項以下は定数項で一定で、Ｖｏ（Ｈ）−Ｖｏ
（０）はｔＨ−ｔｏに比例し次の（６）式で表わされる
。
この（６）式に示すように、アナログ人力Ｖ。をパルス
巾ｔ２に変換する時の係数は、 に影響されない。またＴｏはＣＰＵ５に内蔵するタイマ
ーで決るため一定であり、ＶＤＤはＣＰＵの電源電圧で
もあり定電圧回路を使用するため一定であり、Ｒ３，Ｒ
４は抵抗で馬鹿係数の低いものを使用するのは容易であ
る。
巾ｔ２に変換する時の係数は、 に影響されない。またＴｏはＣＰＵ５に内蔵するタイマ
ーで決るため一定であり、ＶＤＤはＣＰＵの電源電圧で
もあり定電圧回路を使用するため一定であり、Ｒ３，Ｒ
４は抵抗で馬鹿係数の低いものを使用するのは容易であ
る。
比較回路５をオペアンプで構成し、電源電圧をＶＤ と
すると、出力電圧Ｖ６１ｃＰＵ６の許容入力電圧に合せ
るため、従来例に示すような定電圧ｖ７ が高レベルで
Ｖ。が基準入力に固定されている時、積分回路４の出力
電圧ｖ５はＯｖとなり、コンデンサＣ２の充電電圧はｖ
ＲＥＦ以上である。
すると、出力電圧Ｖ６１ｃＰＵ６の許容入力電圧に合せ
るため、従来例に示すような定電圧ｖ７ が高レベルで
Ｖ。が基準入力に固定されている時、積分回路４の出力
電圧ｖ５はＯｖとなり、コンデンサＣ２の充電電圧はｖ
ＲＥＦ以上である。
次にＣＰＵ６のタイマーが働いてｖ７が低レベルになる
と、オペアンプ０Ｐ３０反転入力端子はｖＲＥＦとなυ
、ｖ６はコンデンサＣ２の充電電圧によって負の電圧と
なる。この時、オペアンプで構成した比較回路６におい
ては、入力電圧が電源電圧のｏＶ以下となるため誤動作
または破壊する場合があり、そのため入力電圧が負にな
らない回路Ｃ４成をする必要があり、回路が複雑になる
欠点を有する。
と、オペアンプ０Ｐ３０反転入力端子はｖＲＥＦとなυ
、ｖ６はコンデンサＣ２の充電電圧によって負の電圧と
なる。この時、オペアンプで構成した比較回路６におい
ては、入力電圧が電源電圧のｏＶ以下となるため誤動作
または破壊する場合があり、そのため入力電圧が負にな
らない回路Ｃ４成をする必要があり、回路が複雑になる
欠点を有する。
また比較回路５において、比較電圧２ＣＰＵｅの電の電
圧ＶＤＤと共用することで、部品点数を削減している。
圧ＶＤＤと共用することで、部品点数を削減している。
また、ＣＰＵ６の割シ込み入力が立下りの電圧を検出す
るものにおいては、トランジスタＱ２と抵抗Ｒ１゜を省
略し、トランジスタＱ１のコレクタ電位を割り込み入力
とすることでさらに部品点数を削減できる。
るものにおいては、トランジスタＱ２と抵抗Ｒ１゜を省
略し、トランジスタＱ１のコレクタ電位を割り込み入力
とすることでさらに部品点数を削減できる。
ＣＰＵ６の出力ｖ７は電源投入と同時に高レベルに設定
し、ＣＰＵ６が定常動作に入るまでの間隔レベルを保持
する。これは■７が低レベルで保持されると積分回路４
の出力電圧ｖ６はＶＤＤ以上となる場合があり、比較回
路６の出力ｖ６は高レベルとなる。この時ＣＰｔＪ６が
定常動作を開始しても、■６は割り込み入力として受付
られない場合がある。また割り込み入力として受付られ
たとして、出力ｖ７を高レベルにしても−、タイマーに
よってｖ７ を低レベルにするまでの時間が短いと、そ
の間に十分に充電できず、積分回路４の出力電圧ｖ６が
ＶＤＤ以下にならないと、ｖ６は高しさルのままで次の
割シ込み入力が入らないため、Ｖアは低レベルのままと
なる。これらの誤動作を防止するため、ｖ７を高レベル
としてｖ６ヲ低レベルの状態から始動する。
し、ＣＰＵ６が定常動作に入るまでの間隔レベルを保持
する。これは■７が低レベルで保持されると積分回路４
の出力電圧ｖ６はＶＤＤ以上となる場合があり、比較回
路６の出力ｖ６は高レベルとなる。この時ＣＰｔＪ６が
定常動作を開始しても、■６は割り込み入力として受付
られない場合がある。また割り込み入力として受付られ
たとして、出力ｖ７を高レベルにしても−、タイマーに
よってｖ７ を低レベルにするまでの時間が短いと、そ
の間に十分に充電できず、積分回路４の出力電圧ｖ６が
ＶＤＤ以下にならないと、ｖ６は高しさルのままで次の
割シ込み入力が入らないため、Ｖアは低レベルのままと
なる。これらの誤動作を防止するため、ｖ７を高レベル
としてｖ６ヲ低レベルの状態から始動する。
発明の効果
変化しても補正を必要とせず、しかも部品の少い安価な
回路構成で誤動作を起こさない優れた効果分有するもの
である。
回路構成で誤動作を起こさない優れた効果分有するもの
である。
第１図は従来のＡ／Ｄ 変換回路の回路図、第２図は第
１図の各部動作波形図、第３図は本発明によるＡ／Ｄ
変換回路の一実施例の回路図、第４図は第３図の各部動
作波形図である。 ４・・・・・・積分回路、６・・・・・・比較回路、６
・・・・・・ＣＰＵ（中央処理装置）、Ｄ・・・・・ダ
イオード、Ｑｌ・・・・・ＰＮＰ トランジスタ、Ｑ２
・・・・ＮＰＮトランジスタ。 第１図 ｆ３ 第２図 、（θλ ｖｏ＝（Ｈ） 第 ３ 図 第４図 Ｖ、（０） いεＨ） →ｔｔ
１図の各部動作波形図、第３図は本発明によるＡ／Ｄ
変換回路の一実施例の回路図、第４図は第３図の各部動
作波形図である。 ４・・・・・・積分回路、６・・・・・・比較回路、６
・・・・・・ＣＰＵ（中央処理装置）、Ｄ・・・・・ダ
イオード、Ｑｌ・・・・・ＰＮＰ トランジスタ、Ｑ２
・・・・ＮＰＮトランジスタ。 第１図 ｆ３ 第２図 、（θλ ｖｏ＝（Ｈ） 第 ３ 図 第４図 Ｖ、（０） いεＨ） →ｔｔ
Claims (3)
- （１）温度や圧力等を検出しアナログ電圧を発生する検
出器の出力およびＣＰＵの出力を入力とする積分回路と
、前記積分回路の出力が基準電圧以上になった時出力す
る比較回路と、前記比較回路の出力を割り込み入力とし
前記割り込み入力が発生した時出力を高レベルとし内蔵
するタイマーによって一定時間毎に出力を低レベルとす
る前記ＣＰＵとを具備したＡ／Ｄ変換回路。 - （２）比較回路は、基準電圧をＣＰＵの電源Ｖ＿Ｄ＿Ｄ
とし、積分回路の出力がＶ＿Ｄ＿Ｄになると、ダイオー
ドを介して入力のＰＮＰトランジスタのベース電流をし
ゃ断し、出力のＮＰＮトランジスタをオフする特許請求
の範囲第（１）項記載のＡ／Ｄ変換回路。 - （３）ＣＰＵは電源投入時の出力を高レベルに設定した
ものである特許請求の範囲第（１）項記載のＡ／Ｄ変換
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21951484A JPS6198023A (ja) | 1984-10-19 | 1984-10-19 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21951484A JPS6198023A (ja) | 1984-10-19 | 1984-10-19 | Ａ／ｄ変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6198023A true JPS6198023A (ja) | 1986-05-16 |
Family
ID=16736655
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21951484A Pending JPS6198023A (ja) | 1984-10-19 | 1984-10-19 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6198023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10128942B4 (de) * | 2001-06-18 | 2007-01-11 | Mettler-Toledo Gmbh | Integrierender A/D-Wandler |
-
1984
- 1984-10-19 JP JP21951484A patent/JPS6198023A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10128942B4 (de) * | 2001-06-18 | 2007-01-11 | Mettler-Toledo Gmbh | Integrierender A/D-Wandler |
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