JPS6197875A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
- H01L31/20—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof such devices or parts thereof comprising amorphous semiconductor materials
- H01L31/208—Particular post-treatment of the devices, e.g. annealing, short-circuit elimination
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- H01L31/042—PV modules or arrays of single PV cells
- H01L31/0445—PV modules or arrays of single PV cells including thin film solar cells, e.g. single thin film a-Si, CIS or CdTe solar cells
- H01L31/046—PV modules composed of a plurality of thin film solar cells deposited on the same substrate
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は基板の絶縁表面に半導体膜を被着形成した半導
体装置の製造方法に関する。
体装置の製造方法に関する。
（ロ）従来の技術
膜厚１ｕｍ未満のサブミクロンオーダ或いは１０μｍ未
満のミクロンオーダの半導体膜を基板上に配置した半導
体装置として、太陽電池、光センサ等の光起電力装置や
薄膜トランジスタ等が存在する。
満のミクロンオーダの半導体膜を基板上に配置した半導
体装置として、太陽電池、光センサ等の光起電力装置や
薄膜トランジスタ等が存在する。
第７図は上記光起電力装置の基本構造を示し、基板（１
）の絶縁表面上に第１電極膜（２）と、半導体接合を備
えた半導体膜（３）と、第２電極膜（４）とが順次積層
被着きれている。上記基板（１）が透光性であり、この
基板（１）を受光面とする場合、第１電極膜（２）は酸
化スズ（ＳｎＯｚ）、酸化インジウム（Ｉｎ２０３）、
酸化インジウムスズ（ＩＴＯ）等の透光性導電酸化物か
ら形成され光を半導体膜（３）に導入し、また基板（１
〉を受光面としない場合は第２ＴＬ極膜（４）に透光性
が要求きれ、従ってこの第２冗極膜（４）は上記透光性
導電酸化物から形成される。
）の絶縁表面上に第１電極膜（２）と、半導体接合を備
えた半導体膜（３）と、第２電極膜（４）とが順次積層
被着きれている。上記基板（１）が透光性であり、この
基板（１）を受光面とする場合、第１電極膜（２）は酸
化スズ（ＳｎＯｚ）、酸化インジウム（Ｉｎ２０３）、
酸化インジウムスズ（ＩＴＯ）等の透光性導電酸化物か
ら形成され光を半導体膜（３）に導入し、また基板（１
〉を受光面としない場合は第２ＴＬ極膜（４）に透光性
が要求きれ、従ってこの第２冗極膜（４）は上記透光性
導電酸化物から形成される。
この様に半導体膜（３）を挾んで第１、第２電極膜（２
）（４）が対向する形態の光起電力装置等の半導体装置
に於いて、半導体膜（３）形成時に上記基板（１）及び
第１電極膜（２）の表面の状態や塵埃の付着などにより
、第１電極膜（２）上に半導体膜（３〉の被着しない部
分が発生し、斯る半導体膜（３）を貫通して第８図に示
す如きピンホール（ＰＨ）が形成されることがある。
）（４）が対向する形態の光起電力装置等の半導体装置
に於いて、半導体膜（３）形成時に上記基板（１）及び
第１電極膜（２）の表面の状態や塵埃の付着などにより
、第１電極膜（２）上に半導体膜（３〉の被着しない部
分が発生し、斯る半導体膜（３）を貫通して第８図に示
す如きピンホール（ＰＨ）が形成されることがある。
例えば半導体膜（３）としてシリコン化合物ガスを反応
ガスとしたプラズマＣＶＤ法や光ＣＶＤ法等により形成
されるアモルファスシリコン系を用いれば、上記光起電
力装置の最適膜厚は一つのｐｉｎ接合を備えた場合５０
００人〜８０００人、また２つ以上のｐｉｎ接合を積層
した所謂タンデム構造であっても数μｍ止りと嵩々ミク
ロンオーダの薄膜状をなすために、上記ピンホール（Ｐ
Ｈ）のＪｌ率は高い。そして、ピンホール（ＰＨ）を有
する半導体膜（３）上に第９図の如く第２電極膜（４）
を重畳被着すると、ピンホール（ＰＨ）を第２電極材が
半導体膜（３）を貫通し、第１電極膜（２）と第２電極
膜（４）とが上記ピンホール（ＰＨ）中の第２を極材に
より電気的に短絡状態となる。
ガスとしたプラズマＣＶＤ法や光ＣＶＤ法等により形成
されるアモルファスシリコン系を用いれば、上記光起電
力装置の最適膜厚は一つのｐｉｎ接合を備えた場合５０
００人〜８０００人、また２つ以上のｐｉｎ接合を積層
した所謂タンデム構造であっても数μｍ止りと嵩々ミク
ロンオーダの薄膜状をなすために、上記ピンホール（Ｐ
Ｈ）のＪｌ率は高い。そして、ピンホール（ＰＨ）を有
する半導体膜（３）上に第９図の如く第２電極膜（４）
を重畳被着すると、ピンホール（ＰＨ）を第２電極材が
半導体膜（３）を貫通し、第１電極膜（２）と第２電極
膜（４）とが上記ピンホール（ＰＨ）中の第２を極材に
より電気的に短絡状態となる。
特開昭５８−７７２６３号公報に開示された先行技術は
、上記ピンホール（ＰＨ）に絶縁物を充填する技術を教
えている。即ち、斯る先行技術によれば絶縁物は感光性
のフォトレジストからなり、半導体膜（３）形成後、半
導体膜（３）をフォトレジストで覆い透光性の基板（１
）側から露光すると、ピンホール（ＰＨ）中に充填され
たフォトレジストは露光されるものの、半導体膜（３）
背面に位置する大部分のフォトレジストは該半導体膜（
３）がフォトマスクとして作用するために露光されるに
至らず、この状態で現象処理すれば露光された部分のフ
すトレジストのみがピンホ一ル（ＰＨ）中に残存するこ
とになる。
、上記ピンホール（ＰＨ）に絶縁物を充填する技術を教
えている。即ち、斯る先行技術によれば絶縁物は感光性
のフォトレジストからなり、半導体膜（３）形成後、半
導体膜（３）をフォトレジストで覆い透光性の基板（１
）側から露光すると、ピンホール（ＰＨ）中に充填され
たフォトレジストは露光されるものの、半導体膜（３）
背面に位置する大部分のフォトレジストは該半導体膜（
３）がフォトマスクとして作用するために露光されるに
至らず、この状態で現象処理すれば露光された部分のフ
すトレジストのみがピンホ一ル（ＰＨ）中に残存するこ
とになる。
然し乍ら、絶縁物としてフォトレジストを使用する以上
、ベーキング工程は不可欠な工程であり、また従来のフ
ォトレジストに代って絶縁性の高い絶縁充填材専用の感
光性樹脂が開発きれてはいるものの同じくベーキング工
程を必要とし、例えば絶縁充填材専用の感光性樹脂（ポ
リイミド系）に至っては３００°Ｃ以上の硬化温度を必
要とするために、半導体膜（３）、特にアモルファスシ
リコン系のものにあっては特性劣化温度に到達する。更
に露光のための光照射は半導体膜（３）をフォトマスク
として利用するために基板（１）及び第１電極膜（２）
は少なくとも透光性でなければならず、基
。
、ベーキング工程は不可欠な工程であり、また従来のフ
ォトレジストに代って絶縁性の高い絶縁充填材専用の感
光性樹脂が開発きれてはいるものの同じくベーキング工
程を必要とし、例えば絶縁充填材専用の感光性樹脂（ポ
リイミド系）に至っては３００°Ｃ以上の硬化温度を必
要とするために、半導体膜（３）、特にアモルファスシ
リコン系のものにあっては特性劣化温度に到達する。更
に露光のための光照射は半導体膜（３）をフォトマスク
として利用するために基板（１）及び第１電極膜（２）
は少なくとも透光性でなければならず、基
。
ｍ（１）として非透光性の樹脂フィルム、金属フィルム
、セラミック等を使用することができず、基板（１）材
料を大幅に制限する。
、セラミック等を使用することができず、基板（１）材
料を大幅に制限する。
（ハ〉 発明が解決しようとする問題点本発明は半導体
膜の特性劣化を招く加熱処理及び、または基板材料を制
限することなく半導体膜を挟持する第１、第２電極膜の
ピンホールを介した短絡事故を解決しようとするもので
ある。
膜の特性劣化を招く加熱処理及び、または基板材料を制
限することなく半導体膜を挟持する第１、第２電極膜の
ピンホールを介した短絡事故を解決しようとするもので
ある。
（ニ）問題点を解決するための手段
本発明製造方法は上述の如き問題点を解決すべく、基板
の絶縁表面に形成された第１電極膜を被覆すべく半導体
膜を被着形成し、次いでこの半導体膜をマスクとして第
１電極膜の露出部分をエツチング処理し、上記半導体膜
上に第２電極膜を積層する構成にある。
の絶縁表面に形成された第１電極膜を被覆すべく半導体
膜を被着形成し、次いでこの半導体膜をマスクとして第
１電極膜の露出部分をエツチング処理し、上記半導体膜
上に第２電極膜を積層する構成にある。
（ント ） イ乍 用
上述の如く第１電極膜を被覆すべく半導体膜を′４．若
形成後、第１電極膜にエツチング処理を施すことによっ
て、上記半導体膜は第１電極膜の被覆部分のエンチング
に対するマスクとして作用する。
形成後、第１電極膜にエツチング処理を施すことによっ
て、上記半導体膜は第１電極膜の被覆部分のエンチング
に対するマスクとして作用する。
くべ〉 実施例
第１図乃至第６図は本発明製造方法を直列接続型光起電
力装置の製造方法に適用した際の工程別断面図を示して
いる。
力装置の製造方法に適用した際の工程別断面図を示して
いる。
第１図の工程では、透光性且つ絶縁性のガラス製基板く
１）表面のほぼ全域に透光性導電酸化物の第１電極膜（
２）がスパッタリング、電子ビーム蒸着等の周知の方法
により形成され、次いで複数の領域毎にフォトリングラ
フィ技術或いはレーザスクライプ技術によりバターニン
グされる（第２図）。
１）表面のほぼ全域に透光性導電酸化物の第１電極膜（
２）がスパッタリング、電子ビーム蒸着等の周知の方法
により形成され、次いで複数の領域毎にフォトリングラ
フィ技術或いはレーザスクライプ技術によりバターニン
グされる（第２図）。
第３図の工程では、アモルファスシリコン系の半導体膜
（３）が上記分割された第１電極膜（２）（２）・・・
全面を含み上記基板く１）上にシリコン化合物ガスを反
応ガスとするプラズマＣＶＤ法、光ＣＶＤ法等により形
成きれる。
（３）が上記分割された第１電極膜（２）（２）・・・
全面を含み上記基板く１）上にシリコン化合物ガスを反
応ガスとするプラズマＣＶＤ法、光ＣＶＤ法等により形
成きれる。
基板（１）側から見てｐｉｎの各署を積層せしめたアモ
ルファスシリコン系の半導体膜（３）を容量結合型のプ
ラズマＣＶＤ法により形成する場合の基本的反応条件及
びガス組成比等の一例を下記に示す。
ルファスシリコン系の半導体膜（３）を容量結合型のプ
ラズマＣＶＤ法により形成する場合の基本的反応条件及
びガス組成比等の一例を下記に示す。
°基板温度 ２００〜３００℃波周波数
１３．５６ ＭＨｚカ周波出力 １０
〜２０ Ｗ曖ガス圧 ０．３ Ｔ
ｏｒｒＯ標準ガス流量比 ２０５ＣＣＭ・ガス
組成比及び膜厚 ｐ型層 Ｂ ２ Ｈｓ ／ Ｓ ｉＨａ −０，
３％１００〜２００人 ｉ型ｙｍ ＳｉＨ４曽１００％５０００〜６０
００人 ｎ型Ｉｔ Ｐ Ｈ３／ Ｓ ｉＨａ −１％３
００〜５００人 この半導体膜（３）の形成時１つの第１電極膜（２）上
に塵埃が付着し、この塵埃の付着を原因としてピンホー
ル（ＰＨ）が形成したと仮定する。
１３．５６ ＭＨｚカ周波出力 １０
〜２０ Ｗ曖ガス圧 ０．３ Ｔ
ｏｒｒＯ標準ガス流量比 ２０５ＣＣＭ・ガス
組成比及び膜厚 ｐ型層 Ｂ ２ Ｈｓ ／ Ｓ ｉＨａ −０，
３％１００〜２００人 ｉ型ｙｍ ＳｉＨ４曽１００％５０００〜６０
００人 ｎ型Ｉｔ Ｐ Ｈ３／ Ｓ ｉＨａ −１％３
００〜５００人 この半導体膜（３）の形成時１つの第１電極膜（２）上
に塵埃が付着し、この塵埃の付着を原因としてピンホー
ル（ＰＨ）が形成したと仮定する。
第４図の工程では、第１電極膜（２バ２）・・・の露出
部分が半導体膜（３）をマスクとしてエツチング除去き
れる。即ち、上述の如く半導体膜（３）にピンホール（
ＰＨ）が存在すると、このピンホール（ＰＨ）を介して
少なくとも第１電極膜（２）が露出しており、この第１
電極膜（２）の露出部分がエツチングにより除去されろ
。例えば第１電極膜（２）（２）・・とじてＩｎ２Ｏ３
に５％のＳｎＯ２を添加したＩＴＯを使用した場合、上
記第３因の半導体膜（３）の被着工程まで終了した装置
を、塩化第２鉄１００ｇ、塩酸５００ｍＱ、水６００１
Ｉｌｕかもなり５０℃に加熱保持されているエッチャン
ト中に浸すと、半導体膜（３）に覆われることなく露出
した第１電極膜（２）の露出部分は約１０００〜１５０
０人／ｍｉｎの速度でエツチング除去される。膜厚約３
０００人のＩＴＯからなる第１を極膜（２）に対するエ
ツチング時間は上記エツチング速度からして２〜３分程
度で良いが、第４図の如くピンホール（ＰＨ）の径８よ
りも１μｍ程度オーバエツチング（ＯＨ）ｔべくエツチ
ング時間を制御する。このオーバエツチング（ＯＨ）の
理由については後述する。
部分が半導体膜（３）をマスクとしてエツチング除去き
れる。即ち、上述の如く半導体膜（３）にピンホール（
ＰＨ）が存在すると、このピンホール（ＰＨ）を介して
少なくとも第１電極膜（２）が露出しており、この第１
電極膜（２）の露出部分がエツチングにより除去されろ
。例えば第１電極膜（２）（２）・・とじてＩｎ２Ｏ３
に５％のＳｎＯ２を添加したＩＴＯを使用した場合、上
記第３因の半導体膜（３）の被着工程まで終了した装置
を、塩化第２鉄１００ｇ、塩酸５００ｍＱ、水６００１
Ｉｌｕかもなり５０℃に加熱保持されているエッチャン
ト中に浸すと、半導体膜（３）に覆われることなく露出
した第１電極膜（２）の露出部分は約１０００〜１５０
０人／ｍｉｎの速度でエツチング除去される。膜厚約３
０００人のＩＴＯからなる第１を極膜（２）に対するエ
ツチング時間は上記エツチング速度からして２〜３分程
度で良いが、第４図の如くピンホール（ＰＨ）の径８よ
りも１μｍ程度オーバエツチング（ＯＨ）ｔべくエツチ
ング時間を制御する。このオーバエツチング（ＯＨ）の
理由については後述する。
第５図の工程では、第１１極膜（２）（２）・・・を含
み基板（１）の一方の主面のほぼ全域覆っていた半導体
膜（３）がフォトリングラフィ技術或いはレーザスクラ
イブ技術により複数の領域毎に分割すへくバターニング
諮れる。このパターニングの際、分割きれた半導体膜（
３）（３）・・・の隣接間隔部に於いて一力の半導体膜
（３）（３）・・・この実施例にあっては右隣りから第
１を極膜（２）（２）・・・の−側面が同時に露出せし
められている。
み基板（１）の一方の主面のほぼ全域覆っていた半導体
膜（３）がフォトリングラフィ技術或いはレーザスクラ
イブ技術により複数の領域毎に分割すへくバターニング
諮れる。このパターニングの際、分割きれた半導体膜（
３）（３）・・・の隣接間隔部に於いて一力の半導体膜
（３）（３）・・・この実施例にあっては右隣りから第
１を極膜（２）（２）・・・の−側面が同時に露出せし
められている。
第６図の工程では、アルミニウム等のオーミンク金属か
らなる第２Ｎ、極膜（４）（４）・・・が半導体膜（３
）（３）・・・及び第１電極膜＜２ ）（２）・・・の
露出した一側面を含み複数の領域毎に選択的に真空蒸着
きれるか、若しくは全域に積層後フォトリングラフィ技
術或いはレーザスクライブ技術によりパターニングきれ
る。斯るパターニングにより隣接間隔部に於いて右隣り
から一側面が露出した第１電極膜（２）（２）・・・上
に左隣りの半導体膜（３）（３）・・・上に被着した第
２電極膜（４）（４）・・・の−側面が延在することに
より複数の領域毎に分割された半導体膜（３）（３）・
・・は電気的に直列接続きれる。
らなる第２Ｎ、極膜（４）（４）・・・が半導体膜（３
）（３）・・・及び第１電極膜＜２ ）（２）・・・の
露出した一側面を含み複数の領域毎に選択的に真空蒸着
きれるか、若しくは全域に積層後フォトリングラフィ技
術或いはレーザスクライブ技術によりパターニングきれ
る。斯るパターニングにより隣接間隔部に於いて右隣り
から一側面が露出した第１電極膜（２）（２）・・・上
に左隣りの半導体膜（３）（３）・・・上に被着した第
２電極膜（４）（４）・・・の−側面が延在することに
より複数の領域毎に分割された半導体膜（３）（３）・
・・は電気的に直列接続きれる。
斯る第６図の工程に於いて留意すべきは半導体膜（３）
にピンホール（ＰＨ）が形成されていても、上記半導体
膜（３）をマスクとする第１電極膜（２）（２）・・・
の第４図のエツチング工程に於いて、上記ピンホール（
ＰＨ）から露出していた第１電極膜（２）の露出部分が
除去されていることである。即ち、第２電極膜（４）形
成時、第２電極材は半導体膜（３）のピンホール（Ｐ）
（）に浸入するがそのピンホール（ＰＨ）から第１を極
膜（２）は露出せず、しかも第１１［Ｃ極膜（２）は第
４図のエッチング工程時ピンホール（ＰＨ）の径δより
も大きくオーバエツチング（ＯＨ）’ｉ”れているため
に、第２を極材の蒸気流がピンホール（ＰＨ）の径δよ
り若干広く回り込んだとしても、この第２電極材は第１
電極膜（２）と接触するに至らない。
にピンホール（ＰＨ）が形成されていても、上記半導体
膜（３）をマスクとする第１電極膜（２）（２）・・・
の第４図のエツチング工程に於いて、上記ピンホール（
ＰＨ）から露出していた第１電極膜（２）の露出部分が
除去されていることである。即ち、第２電極膜（４）形
成時、第２電極材は半導体膜（３）のピンホール（Ｐ）
（）に浸入するがそのピンホール（ＰＨ）から第１を極
膜（２）は露出せず、しかも第１１［Ｃ極膜（２）は第
４図のエッチング工程時ピンホール（ＰＨ）の径δより
も大きくオーバエツチング（ＯＨ）’ｉ”れているため
に、第２を極材の蒸気流がピンホール（ＰＨ）の径δよ
り若干広く回り込んだとしても、この第２電極材は第１
電極膜（２）と接触するに至らない。
この様にして半導体膜（３）にピンホール（ＰＨ）が穿
たれたとしても該半導体膜（３）を挾んで対向する第１
電極膜（２）及びル２電極膜（４）は短絡せず、複数の
光電変換領域を電気的に直列接続せしめた光起電力装置
が製造される。
たれたとしても該半導体膜（３）を挾んで対向する第１
電極膜（２）及びル２電極膜（４）は短絡せず、複数の
光電変換領域を電気的に直列接続せしめた光起電力装置
が製造される。
（ト）発明の効果
本発明製造方法は以上の説明から明らかな如く、第１電
極膜を被覆すべく半導体膜を被着形成後、第１電極膜に
エツチング処理を施すことによって、上記半導体膜は第
１電極膜の被覆部分のエツチングに対するマスクとして
作用するので、上記半導体膜にピンホールが存在し第１
を極膜が露出していても、その露出部分はエツチング除
去される結果、後工程に於いて第２電極膜を半導体膜上
に積層したとしても、この第２電極膜と第１電極膜とが
短絡する事故は発生しない。また、斯乙第１電極膜のピ
ンホールを介したエツチング工程は、半導体膜の特性を
劣化せしめる加熱処理を必要とせず、基板材料として透
光性が要求されないので、基板材料としてガラスに限ら
ず金属フィルム、樹脂フィルム等種々の材料のものを使
用することができる。特に本発明は多数の半導体膜を一
枚の基板上に形成し電気的に直列接読せしめた光起電力
装置や受光部を一次元的に多数並置した光センサアレイ
等に適用すれば、一つの半導体膜にピンホールが形成き
れこの半導体膜部分に於いて短絡事故が発生すると、他
の大多数の半導体膜にピンホールが形成されていなくて
も不良品となっていたのが改善きれ、製造歩留りが飛躍
的に向上する。
極膜を被覆すべく半導体膜を被着形成後、第１電極膜に
エツチング処理を施すことによって、上記半導体膜は第
１電極膜の被覆部分のエツチングに対するマスクとして
作用するので、上記半導体膜にピンホールが存在し第１
を極膜が露出していても、その露出部分はエツチング除
去される結果、後工程に於いて第２電極膜を半導体膜上
に積層したとしても、この第２電極膜と第１電極膜とが
短絡する事故は発生しない。また、斯乙第１電極膜のピ
ンホールを介したエツチング工程は、半導体膜の特性を
劣化せしめる加熱処理を必要とせず、基板材料として透
光性が要求されないので、基板材料としてガラスに限ら
ず金属フィルム、樹脂フィルム等種々の材料のものを使
用することができる。特に本発明は多数の半導体膜を一
枚の基板上に形成し電気的に直列接読せしめた光起電力
装置や受光部を一次元的に多数並置した光センサアレイ
等に適用すれば、一つの半導体膜にピンホールが形成き
れこの半導体膜部分に於いて短絡事故が発生すると、他
の大多数の半導体膜にピンホールが形成されていなくて
も不良品となっていたのが改善きれ、製造歩留りが飛躍
的に向上する。
第１図乃至第６図は本発明製造方法を工程別に示す断面
図、第７図は乃至第９図は従来例を示す断面図、を夫々
示している。 （１）・・・基板、（２）・・第１電極膜、（３）・・
・半導体膜、（４）・・・第２電極膜、（ＰＨ）・・・
ピンホール。
図、第７図は乃至第９図は従来例を示す断面図、を夫々
示している。 （１）・・・基板、（２）・・第１電極膜、（３）・・
・半導体膜、（４）・・・第２電極膜、（ＰＨ）・・・
ピンホール。
Claims (1)
- （１）基板の絶縁表面に形成された第１電極膜を被覆す
べく半導体膜を被着形成し、次いでこの半導体膜をマス
クとして第１電極膜の露出部分をエッチング除去し、上
記半導体膜上に第２電極膜を積層することを特徴とした
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219931A JPS6197875A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59219931A JPS6197875A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6197875A true JPS6197875A (ja) | 1986-05-16 |
Family
ID=16743259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59219931A Pending JPS6197875A (ja) | 1984-10-18 | 1984-10-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6197875A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2647061A2 (de) * | 2010-12-01 | 2013-10-09 | Forschungszentrum Jülich Gmbh | Verfahren zur herstellung eines solarmoduls und ein solarmodul |
-
1984
- 1984-10-18 JP JP59219931A patent/JPS6197875A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2647061A2 (de) * | 2010-12-01 | 2013-10-09 | Forschungszentrum Jülich Gmbh | Verfahren zur herstellung eines solarmoduls und ein solarmodul |
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