JPS6192197A - 変調パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、被制御装置に応じたモードの制御パルスを簡
易な方法で作成出力する変調パルス発生回路に関する。

例えば、磁気記憶装置等に使用されている４相のパルス
モータを制御する場合、加速・定速・減速を一連の動作
で制御する必要がある。

この場合の制御パルスとしては９周期の異なる連続パル
スにより行われる。即ち、制御パルスの周期を徐々に短
くして加速制御とし、同一周期の連続で定速制御２周期
を徐々に長くすることにより減速制御としている。

このような制御パルスは、一定の周期を持つ基本パルス
から加速・定速・減速モードに応じた変調ハルスヲ作成
し、この変調パルスをパルスモータの動作状態に合わせ
て必要な数のパルスを出力する。

情報処理装置が発達するに伴い、このような制御パルス
を必要とする機器が多く使用されるようになり、かかる
制御パルスを簡易な回路構成で容易に作成することが要
望されるようになった。

〔従来の技術〕

第３図は制御パルスモード例、第４図は従来の変調パル
ス発生回路で、　（Ａ）はプロソクダイヤダラム、　（
Ｂ）は制御パルス発生状況をそれぞれ示す。

第４図（Ａ）に示す従来の変調パルス発生回路は、上位
装置（図示してない）から制御部１に対して制御モード
の設定（本例ではモー１Ｎとする）を行う。

尚制御モードは第３図（Ａ）〜（Ｃ）に示すようなモー
ドがある、即ち２ モートロ；パルス周期を徐々に短くするアンプ期間ａと
一定パルス周期を繰り返す定速 期間すとの組合せ。

モード１；アップ期間ａと定速期間すとパルス周期を徐
々に長くするダウン期間Ｃとの 組合せ。

モード２；アップ期間ａと定速期間すとアンプ期間ａと
の組合せ。

上位装置（図示してない）からの指示で９図示してない
回路からゲート信号■が論理積回路４に出力されると、
論理積回路４は論理和回路８の出力側に制御パルスが出
力されてないと言う条件との論理積によりゲート信号■
をアップカウンタ５に出力する。

次に、制御部１はア・ノプカウンク５に計数値（例えば
、セット値３）をセットすると共に周期ＴＩをセ、・ト
とし、１υ初のパルス、即ち周期Ｔ１のパルスを論理和
回路８を経由して、以下の動作順序で出力する。

即も、アップカウンタ５はゲート信号■の入力により、
セントしている周期Ｔ１の制御パルス■を出力する。ご
の最初の制御パルス■を受けたフリップフロップ回路（
以下１？、Ｆ回路と称する）３は制御部１に対して割込
み信号■を送出する。

制御部１はこれにより１周期Ｔ２のパルスをセットして
計数値を１つ加算する。次に、アップカウンタ５に次の
パルスの出力を指示すると共にＦ、Ｆ回路３の割込み信
号■をクリアする。

以−！−の動作を繰り返し、アップカウンタ５にセット
している計数値（セ−／　ト値３．即ち周期Ｔ３出力ま
で）と一致すると、計数値一致信号■を制御部ｌに出力
する。制御部１はこれにより次の割り込み信号■が人力
した時点から、定速カウンタ６の制御を行う。

定速カウンタ６はセットされている計数値分（例えば、
セット値５００）周期Ｔ４のパルスを連続に出力し、同
様にセントされている計数値に達すると計数値一致信号
■を制御部１に出力し、制御部１の制御をダウンカラン
タフに移す。

ダウンカウンタ７はアップカウンタ５と同様に。

ゲート信号■の入力により、セットしている最初の周期
Ｔ５のパルスを出力し、これによりＦ、Ｆ回路３が割込
み信号■で制御部１に割込み、その度にパルス周期を変
更しながら計数値分（例えば、セント値４）のパルスを
出力する。

上記のようにして作成出力した変調パルスを最終的には
、被制御装置（図示してない）に応じたモードに図示し
てない回路で変換し、制御パルスとして使用する。

〔発明が解決しようとする問題点〕

以上の方法で変調パルスを作成する場合、パルスの周期
を変更する度に制御部ｌに対して割込み。

周期変更処理を行う必要がありそのふん制御部１の負担
が増大すると共に９割込み処理するためにＦ、Ｆ回路３
のような付属回路を必要とする。

〔問題点を解決するための手段〕

本発明は、上記問題点を解消した新規な変調パルス発生
回路を実現することを目的とするものであり、該問題点
は、制御パルスのもととなる一連の変調パルスを格納し
ている第１の記録手段と。

前記被制御装置に応じた複数モードを格納している第２
の記録手段と、前記被制御装置に応じたモードの制御パ
ルスを出力する出力手段と、前記制御パルスの出力数を
計数する計数手段とを設け。

前記第１の記録手段のスタートアドレス指定で前記被制
御装置が必要とする制御パルス数を対応するモードで出
力する本発明による変調パルス発生回路により解決され
る。

〔作用〕

即ち、上位装置から指示さる被制御装置に対応する変調
パルスの制御モード用複数種類の周期パルスを予めメモ
リ　（１ンへＭ）に書込んで置き、変調パルスを出力す
る時、制御部からイニシャル設定（例えば、出力データ
数、スタートアドレス、終了アドレス等）とスタート指
示をすることにより所定の変調パルスをメモリ　（ＲＡ
Ｍ　）から読出し。

出力する。

これにより、制御部の負担が減少し装置全体の効率的な
制御が可能となる。

〔実施例〕

以下本発明の要旨を第１図、第２図に示す実施例により
具体的に説明する。

第１図は本発明に係る変調パルス発生回路の一実施例を
示すブロックダイヤグラム、第２図は制御パルスの出力
状況図をそれぞれ示す。尚全図を通じて同一記号は同一
対象物を示す。

本実施例は、第２図に示すように４相パルスモータを制
御する制御パルスの作成を例に取り、その動作を説明す
る。

予めメモリ　（ＲＡＭ　）　１７に４相パルスモータを
制御するために必要な各種周期を持つパルス列を書込み
、設定する。尚書込む時期は、変調パルス発生回路２が
停止している状態の時に書込む。

４相パルスモータを制御するために必要な制御モーｌ′
は制御モードｌ、即ち第３図（Ｂ）に示すように、アッ
プ期間ａと定速期間すとダウン期間Ｃとの組合せたモー
ドとなる。

又レジスタ１０（データ書込みレジスタ）には各種周期
を持つパルスが予め記録されているものとする。

制御部ｌは上位装置（図示してない）の指示にもとづき
、制御モード１に必要な周期を持つパルスデータをレジ
スタ１０に出力するように指示すると共に、メモリ　（
ＲＡＭ　）　！？上への書込みアドレスをレジスタ１１
　（書込みアドレスレジスタ）に格納する。

この状態で、制御部１はスタート／ストップ制御部９を
制御して、メモリ　（ＲＡＭ　’）　１７へのデータ書
込みを開始する。

アドレスカウンタ１６は開始時の書込みアドレスをセッ
トして、そのアドレスでの書込みが終了すると凹込みア
ドレスを＋１して、順次レジ°スタ１０に格納されてい
るパルスデータを書込むことにより、第２図に示す変調
パルスデータ■が格納される。

尚各種周期のパルスは、基本パルス■をもとにして図示
してない回路で周期を計数し９作成されるものとする。

次に、制御モード１のパルス列作成動作について説明す
る。

制御部１はレジスタ１２にメモリ　（ＲＡＭ　）　１７
読出しのスタートアドレスを（例えば１周期Ｔｌを格納
しているアドレス）、レジスタ１３にはメモリ　（ＲＡ
Ｍ）１７読出しのストップアドレス、例えば周期Ｔ４を
格納しているアドレスをそれぞれ設定する。

又レジスタ１４には一定周期１例えば周期Ｔ４が連続し
て出力される時のデータ数２例えば５００を格納する。

スタート／ストップ制御部９に図示してない回路からス
タートトリガ■が掛かると、スタート／ストップ制御部
９からゲート信号■がアドレスカウンタ１６．メモリ　
（ＲＡＭ　）　１７．　カウンタ１８．出力回路１９に
出力されそれぞれをオンとするヵアドレスカウンタ１６
は設定されているメモリ　（ＲＡＭ　）　１７上の最初
のアドレス、例えば周期Ｔ１が格納されているアドレス
をアクセスし、該当するパルスデータ、即ち周期ＴＩの
パルスを出力回路１９に出力する。この時カウンタ１８
はアドレスカウンタ１６に計数値を出力する。

カウンタ１８から計数値を受けたアドレスカウンタ１６
は、その計数値を＋１してその新しい計数値を新しいア
ドレスとしてアクセスし２周期Ｔ２のパルスを出力回路
１９に出力する。

このようにして繰り返しアドレスカウンタ１６のアクセ
スアドレスが周期Ｔ４になると、比較回路２１から一敗
信号がレジスタ２０に送出され、レジスタ２０の出力に
よりアドレスカウンタ１６とカウンタ１８との計数機能
を一時的に停止させる。

即ち、アドレスカウンタ１６は周期Ｔ４のアドレスをア
クセスしばなしとなる。これにより、メモリ（ＲＡＭ　
）　１７は連続して周期Ｔ４を出力回路Ｉ９に出力する
。

カウンタ２２は同一周期の連続出力数を計数するもので
、この値がレジスタ１４に格納している値（本実施例で
は、セント値５００）と一致すると一致信号をレジスタ
２０に送出し、レジスタ２０の格納データをクリアして
アドレスカウンタ１６のアクセス歩進機能停止を解除し
、アクセスアドレスを歩進させる。

上記のようにして出力回路１９に送出されて来た変調パ
ルス■は、レジスタ１５に設定された出力モードにもと
すき、第２図に示す４つの位相を持つ励磁信号■（ａｌ
〜■（ｄ）として出力される。

〔発明の効果〕

以上のような本発明によれば、制御部の負担が少くなく
、シかも装置全体の効率的な制御が可能となる変調パル
ス発生回路を簡易な回路構成で実現することが出来る。

【図面の簡単な説明】

第１図は本発明に係る変調パルス発生回路の一実施例で
示すブロックダイヤグラム。 第２図は制御パルスの出力状況図。 第３図は制御パルスモード例。 第４図は従来の変調パルス発生回路で、　（Ａ）はブロ
ックダイヤグラム、　（Ｂ）は制御パルス発生状況。 をそれぞれ示す。 図において。 １は制御部。 ２は変調パルス発生回路、３はＦ、Ｆ回路。 ４は論理積回路、　　　　　５はアップカウンタ。 ６は定速カウンタ、　　　　７はダウンカウンタ。 ８は論理和回路。 ９はスタート／ストップ制御部。 ｌＯ〜１５．２０はレジスタ、　　１６はアドレスカウ
ンタ。 １７はメモリ　（ＲＡＭ　’）　、　　　　１８．２２
はカウンタ。 １９は出力回路、　　　　　　　２１．２３は比較回路
。 をそれぞれ示す。 阜１因 寮２　閾

Claims (1)

【特許請求の範囲】
1. 被制御装置に応じたモードの制御パルスを発生する回路
   において、前記制御パルスのもととなる一連の変調パル
   スを格納している第１の記録手段と、前記被制御装置に
   応じた複数モードを格納している第２の記録手段と、前
   記被制御装置に応じたモードの制御パルスを出力する出
   力手段と、前記制御パルスの出力数を計数する計数手段
   とを設け、前記第１の記録手段のスタートアドレス指定
   で前記被制御装置が必要とする制御パルス数を対応する
   モードで出力することを特徴とする変調パルス発生回路
   。