JPS6189623A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6189623A JPS6189623A JP59210447A JP21044784A JPS6189623A JP S6189623 A JPS6189623 A JP S6189623A JP 59210447 A JP59210447 A JP 59210447A JP 21044784 A JP21044784 A JP 21044784A JP S6189623 A JPS6189623 A JP S6189623A
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- JP
- Japan
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- epitaxial layer
- heat treatment
- concentration
- substrate
- type
- Prior art date
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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- H01L21/02521—Materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、半導体装置の製造方法に関するものである。
（従来例の構成とその問題点）
一般にＮ型Ｓｉ基板は、ＣＭＯ３等に多く用いられてい
る。しかし通常のＣ２法による基板は、結晶引き上げ時
に、原料融液の対流が原因となり、ウェーハ面内で同心
円状の不純物濃度むらが生じている。
る。しかし通常のＣ２法による基板は、結晶引き上げ時
に、原料融液の対流が原因となり、ウェーハ面内で同心
円状の不純物濃度むらが生じている。
このばらつきは、Ｓ、Ｒ，法によると±８％程度である
。Ｔ！Ａ状において、ゲート長が２μｍ以上のデバイス
では、それほど問題となっていないが、近い将来デバイ
スの集積度が上がり、ゲート長がサブミクロンになると
、しきい値電圧のばらつきｉこ影響する等１問題が表面
化してくるであろう。しかし、この程度の比抵抗ばらつ
きであっても、Ｓｉ結晶品質に敏感な固体撮像装置にお
いては、固定パターン雑音として［９され、画質劣化の
一要因ともなっている。
。Ｔ！Ａ状において、ゲート長が２μｍ以上のデバイス
では、それほど問題となっていないが、近い将来デバイ
スの集積度が上がり、ゲート長がサブミクロンになると
、しきい値電圧のばらつきｉこ影響する等１問題が表面
化してくるであろう。しかし、この程度の比抵抗ばらつ
きであっても、Ｓｉ結晶品質に敏感な固体撮像装置にお
いては、固定パターン雑音として［９され、画質劣化の
一要因ともなっている。
この解決には、基板面内に周期的不純物分布を有しない
エピタキシャルウェーハが最適である。
エピタキシャルウェーハが最適である。
しかし、通常、ＣＭＯ３に用いられているラッチアップ
対策用としてのＮ／Ｎ＋エピタキシャルウェーハをＣＭ
ＯＳプロセスに適用すると、表面に欠陥が生じ、デバイ
スの特性劣化を引き起こす。特に固体撮像装置において
は、上記欠陥は白傷となり、歩留“りを著しく低下させ
る原因となる。これは、エピタキシャル基板中に含まれ
る過飽和酸素が高温熱処理により、エピタキシャル層中
に拡散してくることによる。この対策としては、エピタ
キシャル基板にいわゆるイントリンシック・ゲッタリン
グ（ＩＧ）処理を施し、基板の酸素濃度を低下させれば
良いことがわかっている。
対策用としてのＮ／Ｎ＋エピタキシャルウェーハをＣＭ
ＯＳプロセスに適用すると、表面に欠陥が生じ、デバイ
スの特性劣化を引き起こす。特に固体撮像装置において
は、上記欠陥は白傷となり、歩留“りを著しく低下させ
る原因となる。これは、エピタキシャル基板中に含まれ
る過飽和酸素が高温熱処理により、エピタキシャル層中
に拡散してくることによる。この対策としては、エピタ
キシャル基板にいわゆるイントリンシック・ゲッタリン
グ（ＩＧ）処理を施し、基板の酸素濃度を低下させれば
良いことがわかっている。
しかし、現状では、ＣＺ−Ｎ型基板において、不純物濃
度が高いもの、特にｓｂ高ドープ基板では十分なＩＧが
効きにくいという実験結果が得られている。
度が高いもの、特にｓｂ高ドープ基板では十分なＩＧが
効きにくいという実験結果が得られている。
つまりＩＧが効率よく効く、すなわち簡単に高密度のバ
ルク欠陥の発生が可能なＮ型基板は、比抵抗が１〜数１
０Ωｃｍ、Ｐドープのものである。そのため、ＣＭＯ５
に要求されるラッチアップ対策用としての、高温熱処理
にも品質の劣化しない高品質Ｎ／Ｎ’エピタキシャルウ
ェーハが望まれている。
ルク欠陥の発生が可能なＮ型基板は、比抵抗が１〜数１
０Ωｃｍ、Ｐドープのものである。そのため、ＣＭＯ５
に要求されるラッチアップ対策用としての、高温熱処理
にも品質の劣化しない高品質Ｎ／Ｎ’エピタキシャルウ
ェーハが望まれている。
（発明の目的）
本発明は上記欠点をＭ、 ？ｌ’ｌするためになされた
もので、基板に高濃度の不純物層を有し、なおかつ高温
熱処理によるエピタキシャル層の品質劣化を起こさない
高品質Ｎ／Ｎ＋ハエピタキシャルウェーハの製造方法を
提供するものである。
もので、基板に高濃度の不純物層を有し、なおかつ高温
熱処理によるエピタキシャル層の品質劣化を起こさない
高品質Ｎ／Ｎ＋ハエピタキシャルウェーハの製造方法を
提供するものである。
（発明の構成）
本発明の半導体装置の製造方法は、比抵抗１〜数１０Ω
印のＣＺ−Ｎ型半導体基板」二に、高濃度のＮ型エピタ
キシャル層を形成させさらにその上に低１．！５度のＮ
型エピタキシャル層を形成させた後、少なくとも６００
〜８００℃で１〜数１０時間、１０００’ｃ程度で数時
間以上の熱処理を行うことがら構成されている。
印のＣＺ−Ｎ型半導体基板」二に、高濃度のＮ型エピタ
キシャル層を形成させさらにその上に低１．！５度のＮ
型エピタキシャル層を形成させた後、少なくとも６００
〜８００℃で１〜数１０時間、１０００’ｃ程度で数時
間以上の熱処理を行うことがら構成されている。
（実施例の説明）
以下本発明の一実施例について２図面を参照しながら説
明する。第１図は本発明による半導体装置の断面模式図
である。
明する。第１図は本発明による半導体装置の断面模式図
である。
比抵抗１〜数１０Ω釧のＣＺ−Ｎ型半導体基板１上に、
不純物濃度１０１７ａｎ−”以上のＡｓドープあるいは
ｓｂトープのＮゝエピタキシャル層２を形成させ、次に
連続して、不純物濃度１０”ａｎ−’以下のＮ″′′エ
ピタキシヤル層３成させる。
不純物濃度１０１７ａｎ−”以上のＡｓドープあるいは
ｓｂトープのＮゝエピタキシャル層２を形成させ、次に
連続して、不純物濃度１０”ａｎ−’以下のＮ″′′エ
ピタキシヤル層３成させる。
そして、その基板ニ、７００’Ｃ，１６時間、１０００
℃。
℃。
６時間の熱処理を施すことにより、欠陥４を形成させる
。上記熱処理条件は、基板１の格子間酸素濃度や基板１
の引き上げ条件等の履歴に支配され、流動的である。そ
して、上記半導体装置に対し、１２００℃、６時間の熱
処理を行っても、従来例で問題となった高温熱処理後Ｎ
−エピタキシャル層３の表面近傍にみられた欠陥４は、
もはや発生しなかった。それは、エピタキシャル成長後
の熱処理による欠陥４の形成により、基板１の酸素濃度
は低下させられ、高温熱処理による酸素の表面拡散が抑
えられたため、Ｎ−エピタキシャル層３中の酸素濃度が
、欠陥発生臨界値以上にはならなかったことによる。そ
の結果、Ｎ−エピタキシャル層３は抵抗率変化の少ない
、無欠陥領域として維持される。
。上記熱処理条件は、基板１の格子間酸素濃度や基板１
の引き上げ条件等の履歴に支配され、流動的である。そ
して、上記半導体装置に対し、１２００℃、６時間の熱
処理を行っても、従来例で問題となった高温熱処理後Ｎ
−エピタキシャル層３の表面近傍にみられた欠陥４は、
もはや発生しなかった。それは、エピタキシャル成長後
の熱処理による欠陥４の形成により、基板１の酸素濃度
は低下させられ、高温熱処理による酸素の表面拡散が抑
えられたため、Ｎ−エピタキシャル層３中の酸素濃度が
、欠陥発生臨界値以上にはならなかったことによる。そ
の結果、Ｎ−エピタキシャル層３は抵抗率変化の少ない
、無欠陥領域として維持される。
なお、断面構造としてはＮ／Ｎ”／Ｎという型になるが
、ＣＭＯＳラッチアップ対策としては、Ｎ／Ｎ”エピタ
キシャルウェーハとなんら変わることはない６また、エ
ピタキシャル層下に、高濃度不純物領域を有し、さらに
その下の欠陥領域と相まって、大きなゲッタリング効果
が期待できる。そしてその高濃度不純物領域はエピタキ
シャル層で形成されているため、濃度、厚さの制御性は
良く、拡散などに比べ、その厚さは短時間でかなり厚く
（１０μｍ以上）できる。また、高濃度領域と活性領域
は、エピタキシャルの連続成長が可能であり、汚染等に
対しても有利である。さらに、ＣＺ−Ｎ型ウェーハやＮ
／Ｎ ”″エピタキシャルウェーハに比へて、活性層で
あるＮ−エピタキシャル層３と基板１の間にＮ＋エピタ
キシャル層２によるポテンシャルバリヤができ、バルク
からの疑似信号が混入しにくくなる。
、ＣＭＯＳラッチアップ対策としては、Ｎ／Ｎ”エピタ
キシャルウェーハとなんら変わることはない６また、エ
ピタキシャル層下に、高濃度不純物領域を有し、さらに
その下の欠陥領域と相まって、大きなゲッタリング効果
が期待できる。そしてその高濃度不純物領域はエピタキ
シャル層で形成されているため、濃度、厚さの制御性は
良く、拡散などに比べ、その厚さは短時間でかなり厚く
（１０μｍ以上）できる。また、高濃度領域と活性領域
は、エピタキシャルの連続成長が可能であり、汚染等に
対しても有利である。さらに、ＣＺ−Ｎ型ウェーハやＮ
／Ｎ ”″エピタキシャルウェーハに比へて、活性層で
あるＮ−エピタキシャル層３と基板１の間にＮ＋エピタ
キシャル層２によるポテンシャルバリヤができ、バルク
からの疑似信号が混入しにくくなる。
また、第２図に示すように、ダイスボンドを行う時に、
心電性ペースト５が半導体装置６の側面に回りこんで、
Ｎ“エピタキシャル層２２に接触するようにすれば、Ｎ
／ＮゝエピタキシャルウェーハやＣＺ−Ｎ型ウェーハに
比へ、電気的コンタクトが改善される。なお、第２図に
おいて、７は裏面コンタクト電極、２１はＣＺ−Ｎ型Ｓ
ｉＪ、Ｇ；板、２３はＮ−エピタキシャル層である。
心電性ペースト５が半導体装置６の側面に回りこんで、
Ｎ“エピタキシャル層２２に接触するようにすれば、Ｎ
／ＮゝエピタキシャルウェーハやＣＺ−Ｎ型ウェーハに
比へ、電気的コンタクトが改善される。なお、第２図に
おいて、７は裏面コンタクト電極、２１はＣＺ−Ｎ型Ｓ
ｉＪ、Ｇ；板、２３はＮ−エピタキシャル層である。
（発明の効果）
以上説明したように、本発明によれば、活性′１フの比
抵抗の周期的分布を除去し、エピタキシャル基板に含有
する酸素の影Ｓ？！−を除去し、なおかつ桟板の高濃度
不純物効果をも期待でき、さらに高、゛１１度不純物領
域を制御性良く形成でき、高品質の半導体装置を製造す
ることができる。
抵抗の周期的分布を除去し、エピタキシャル基板に含有
する酸素の影Ｓ？！−を除去し、なおかつ桟板の高濃度
不純物効果をも期待でき、さらに高、゛１１度不純物領
域を制御性良く形成でき、高品質の半導体装置を製造す
ることができる。
第１図は１本発明によって製造された半導体装置の断面
模式図、第２図は１本発明による半導体装置をダイスボ
ンドした時の断面模式図である。 １．２１ ・ＣＺ−Ｎ型Ｓｉ基板、 ２ 、２２−Ｎ”
ｃピタキシャル層、 ３．２３・・・Ｎ−エピタキシャ
ル層、４ ・・・欠陥、 ５ ・・・導電性ペースト。 ６ ・・・半導体装置、 ７ ・・・裏面コンタクト電
極。 特許出願人 松下電子工業株式会社 第１図 第 ２ 図
模式図、第２図は１本発明による半導体装置をダイスボ
ンドした時の断面模式図である。 １．２１ ・ＣＺ−Ｎ型Ｓｉ基板、 ２ 、２２−Ｎ”
ｃピタキシャル層、 ３．２３・・・Ｎ−エピタキシャ
ル層、４ ・・・欠陥、 ５ ・・・導電性ペースト。 ６ ・・・半導体装置、 ７ ・・・裏面コンタクト電
極。 特許出願人 松下電子工業株式会社 第１図 第 ２ 図
Claims (1)
- 比抵抗１〜数１０ΩｃｍのＣＺ・Ｎ型半導体基板上に
不純物濃度１０＾１＾７ｃｍ＾−＾３以上のＮ型エピタ
キシャル層を成長させ、さらにその上に不純物濃度１０
＾１＾６ｃｍ＾−＾３以下のＮ型エピタキシャル層を成
長させた後、６００〜８００℃で１〜数１０時間、１０
００℃程度で数時間以上の処理を行うことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210447A JPS6189623A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59210447A JPS6189623A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189623A true JPS6189623A (ja) | 1986-05-07 |
Family
ID=16589479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59210447A Pending JPS6189623A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013057887A1 (ja) * | 2011-10-20 | 2013-04-25 | 信越半導体株式会社 | エピタキシャルウエーハ及びその製造方法 |
-
1984
- 1984-10-09 JP JP59210447A patent/JPS6189623A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013057887A1 (ja) * | 2011-10-20 | 2013-04-25 | 信越半導体株式会社 | エピタキシャルウエーハ及びその製造方法 |
| JP2013089858A (ja) * | 2011-10-20 | 2013-05-13 | Shin Etsu Handotai Co Ltd | エピタキシャルウエーハ及びその製造方法 |
| US9425345B2 (en) | 2011-10-20 | 2016-08-23 | Shin-Etsu Handotai Co., Ltd. | Epitaxial wafer and manufacturing method thereof |
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