JPS618957A - 電子装置の組立方法 - Google Patents

電子装置の組立方法

Info

Publication number
JPS618957A
JPS618957A JP12933084A JP12933084A JPS618957A JP S618957 A JPS618957 A JP S618957A JP 12933084 A JP12933084 A JP 12933084A JP 12933084 A JP12933084 A JP 12933084A JP S618957 A JPS618957 A JP S618957A
Authority
JP
Japan
Prior art keywords
cap
resin
pin
hole
upper hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP12933084A
Other languages
English (en)
Inventor
Hideshi Ito
伊藤 秀史
Minoru Suda
須田 実
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP12933084A priority Critical patent/JPS618957A/ja
Publication of JPS618957A publication Critical patent/JPS618957A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161Cap
    • H01L2924/1615Shape
    • H01L2924/16152Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Measuring Fluid Pressure (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は電子装置の組立法、等に穴付きキャップを用い
る電子装置の組立法に関する。
〔背景技術〕
移動無線機を構成する電子部品として電子材料、198
1年5月号32−37頁にも記載のように高周波高出力
増幅用ハイブリッドICが知られている。このようなハ
イブリッドICを構成するトランジスタとしてバイポー
ラトランジスタが多く使用されている。バイポーラトラ
ンジスタはチップを構成する基板がコレクタであること
から、熱伝導性の良好なヒートシンクへの実装にあたっ
ては、第8図に示すようにアイソレーション用に熱伝導
性の良い絶縁板(絶縁基板とも称す。)1がヒートシン
ク2とチップ3の間に介在するようにしている。
上記ヒートシンク2の周辺部には複数のり−ド4が絶縁
板1上に形成された配線パターンと半田を介して設けら
れ、さらにチップ3及び、図示されない抵抗等の他の素
子が載置固定されている。
そしてチップ3の所望電極と絶縁基板上に形成された配
線パターンの所望箇所とがたとえば金のワイヤ5等をボ
ンディングすることによって接続されている。なお、同
図19は、実装時のねじ取付穴を示す。
このようなヒートシンク2でチップを封止するにあたっ
ては、同図に示すように下縁に切り込み六6を有するキ
ャップ7を用意し、第9図に示すように各リード4が六
6に囲まれるようにして被せ、あらかじめキャップ7の
内側塗布してある接着用レジン8を高温(100〜20
0’C)で加熱することによりレジンがリード4と穴6
との間に接続する状態でレジンを硬化させて封止を行っ
ていた。
しかしながら、上記組立法によれば、接着用しj   
    ジン8の硬化時の加熱により、密閉状態にある
キャップ7内の空気9が膨張して内圧が上昇し、硬化前
のレジンを突き破って空気が吹き出し、吹き出し口が穴
10として残り、キャップの気密性が保てないという問
題がある。
〔発明の目的〕
本発明は上記した問題を解決するためになされたもので
あり、その目的は、穴付きキャップを用いる電子装置に
おいて、封止後の気密性を保持できる組立法の提供にあ
る。
(発明の概要〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
すなわち、表面に導電性材料により配線が形成された放
熱性の良好な絶縁基板の周辺部より、側面方向に所望配
線と電気的に接続された複数のり−ドを突設し、上記基
板の所望部分に抵抗等の他の索子と半導体チップを載置
固定するとともに、チップの電極等の所望電極と配線と
の間を電気的に接続させ、この上に上記リード位置に対
応する下穴を有するキャップを被せた状態で上記キャラ
      ・)プと基板の間及びキャップの下穴とリ
ードとの間を接着性レジンで封止する電子装置の組立法
であって、上記キャップの上部に上穴をあけたキャップ
を用いキャップと基板及びリードとの間をレジンにより
封止した後、上穴に弁付きピンを挿入した状態でこの上
穴をレジンにより封止することにより、封止後のキャッ
プ内の気密を保持でき、前記発明の目的を達成するもの
である。
(実施例1〕 第1図及至第3図は本発明の一実施例を示すものであっ
て、穴付きキャップを用いて半導体装置を組立てる場合
の工程断面図である。
以下、各工程に従って具体的に説明する。
(1)第1図に示すように、下線に切り込み下穴を有し
上部に上穴11を有するキャップ7と、封止用チップと
して弁12付きピン13とを用いる。
あらかじめ弁付きピン13をキャップ7の内側がら上穴
にピン部13を挿通した状態でこのキャップ7を基板2
上に被せる。基板はたとえば銅製のヒートシンク2の主
面に半田を介してセラミック基板1が載置固定されてい
る。セラミック基板1の主面には導通性材料により所望
配線パダーンが形成され、さらに−側には、前記配線に
接続するリード4を有したものである。なお、セラミッ
ク基板1の上に半導体チップ3及び、図示されない抵抗
等の他の電子回路構成素子が前記配線パター等により電
気的に接続されている。
キャップの下穴6の内側には予め接着用レジン8が塗布
してあり、この下穴6でリード4を囲んだ状態でキャッ
プ7周辺を100℃〜200℃に加熱し、レジン8を硬
化させ、キャップ7を基板2に接着する。このとき、加
熱されたキャップ7内の空気9は矢印で示すようにキャ
ップ7の上穴11、とピン13の隙間から外部へ流出し
、内部の空気圧が高まることがないようになっている。
(2)キャップ7周辺部のレジン8の硬化が終了したら
、第2図に示すように、ピン13を引き上げ、接着剤等
によりキャップ7とピン13又は、ピン13に設けられ
た弁12を常温で接着させ、その後外へ突き出たピン部
3を折る。本実施例では、ピン13にくびれ部16を設
は小さい力でピン13が折れないように工夫され、キャ
ップ7と弁12とのはがれ防止を行なっている。
(3)次に第3図に示すように、キャップ上穴11に目
かくし用レジン14を充填し、これを加熱硬化させる。
このとき、キャップ内は気密的に封止されているため、
キャップ内圧Pは高くなり上穴11よりキャップ7内の
空気が外部に吹きだすと考えられるが、ピン13の内側
にある弁12に内圧Pが加わるため、上穴11の隙間を
押される方向となり、空気もれを効果的に防止できる。
以上、実施例1で述べた本発明によれば下記の効果が得
られる。
すなわち、キャップ内圧の上昇を上穴によりコントロー
ルしながら基板周辺部のレジンを完全な状態で硬化させ
た後、上穴をレジンで封止するため、気密封止が可能で
あり、半導体製品の信頼性を向上できる。
〔実施例2〕 第4図乃至第7図は本発明の他の一実施例を示すもので
あって上下穴付きキャップを用いて半導体装置を組立て
る場合の工程断面図である。
図面において同一符号は同一あるいは相当部分を示す。
(1)第4図に示すように、下段に下穴6を有し、上部
に上穴11を有するキャップ7を用い、下穴6の内側に
接着用レジン8を塗布した状態でこの下穴でリード4を
囲むようにして半導体チップ3及び抵抗等の電子回路構
成部品(図示されない)の固定された基板2の上にキャ
ップ7を被せ、レジン8を加熱硬化させる。このとき、
キャップ7内で膨張した空気9は矢印の横に上穴11よ
り外へ出るようになっている。
(2)周辺部の硬化が終ったら、第5図に示すように封
止用チップ18として用意した弁12付きピン13を上
穴11の上にのせ、加熱コテ又は超音波振動コテ15等
を用いて第6図に示すようにチップ18とキャップ7と
を熱圧着させる。封止      2□%7−j18i
’uえヤ2ッ7゜0□よ、。aho     “アため
接着用レジン8の硬化温より高い温度たとえば210℃
〜300’Cで溶解する材質、たとえばガラス繊維強化
ポリエチレンテレフタレート樹脂等が適当である。
(3)さいごにチップ接着部に第7図に示すようにキャ
ップ7と同色の目かくし用レジン14を充填し、加熱、
硬化させる。この時、キャップ7内の内圧はいくぶん高
くなるが熱圧着したチップによりリークを防止できる。
第10図は、前記及び本実施例により完成したたとえば
4本のり−ド4を有する電子装置の斜視図である。2は
ヒートシンク、4はリード、6は下穴、8は接着用レジ
ン、7はキャップ、14は目かくし用レジン、19はね
じ取付穴を示す。
実施例2で述べた本発明によって得られる効果は実施例
1で述べた場合と全く同様である。
〔利用分野〕
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である高周波用ハイブリッ
ドICなどの電子装置の組立封止技術に適用した場合に
ついて説明したが、それに限定されるものではなく、た
とえば他の形式の半導体装置や、電子装置の組立封止技
術に適用することができる。
【図面の簡単な説明】
第1図乃至第3図は本発明の一実施例を示す穴付きキャ
ップを用いて電子装置を組立てる場合の工程断面図であ
る。 第4乃至第7図は本発明の他の一実施例を示す穴付きキ
ャップを用いて電子装置の組立てる場合の工程断面図で
ある。 第8図は従来の穴付きキャップを用いて電子装置を組立
てる形態を示す斜面図である。 第9図は従来の穴付きキャップを用いて半導体装置を組
立てる形態を示す断面図である。 第10図は、本発明による電子装置の斜視図である。 1・・・絶縁板又は絶縁基板(セラミック基板)、2・
・・放熱基板又はヒートシンク(銅)、3山半導体チッ
プ(シリコン)、4・・・リード(銅、鉄)、5・・・
ワイヤ(金)、6・・・下穴、7・・・キャップ(金属
、樹脂、ガラス繊維等)、8・・・接着用レジン、9・
・・空気、lO・・・吹き抜は穴、11・・・上穴、1
2・・・弁、13・・・ピン、14・・・目がくし用レ
ジン、15・・・コテ、16・・・くびれ部、17・・
・金ワイヤ、18・・・封止用チップ、19・・・ねじ
取付穴。 第   1  図 第  2  図 第  3  図 第  6  図        第  7  同第  
8  図 グ 第  9  図

Claims (1)

  1. 【特許請求の範囲】 1、側面方向に複数のリードを有する基板上に電子素子
    のチップを固定し、この上に上記リード位置に対応する
    下穴を有するキャップを被せた状態で上記キャップと基
    板周縁部の間を樹脂を介して封止する電子装置の組立法
    であって、上記キャップは上部に上穴をあけたキャップ
    を使用し、キャップと基板周縁部間を樹脂により封止し
    た後、上記上穴に封止用チップを挿入した状態でこの上
    穴を樹脂により封止することを特徴とする電子装置の組
    立方法。 2、前記上穴に挿入する封止用チップは弁付きピンであ
    って、あらかじめキャップ内から上穴に挿入してある特
    許請求の範囲第1項に記載の電子装置の組立方法。 3、前記上穴に挿入する封止用チップは弁付きピンであ
    って、キャップと基板等を封止後にキャップの上穴に挿
    入する特許請求の範囲第1項に記載の電子装置の組立方
    法。
JP12933084A 1984-06-25 1984-06-25 電子装置の組立方法 Pending JPS618957A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP12933084A JPS618957A (ja) 1984-06-25 1984-06-25 電子装置の組立方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP12933084A JPS618957A (ja) 1984-06-25 1984-06-25 電子装置の組立方法

Publications (1)

Publication Number Publication Date
JPS618957A true JPS618957A (ja) 1986-01-16

Family

ID=15006930

Family Applications (1)

Application Number Title Priority Date Filing Date
JP12933084A Pending JPS618957A (ja) 1984-06-25 1984-06-25 電子装置の組立方法

Country Status (1)

Country Link
JP (1) JPS618957A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6445062B1 (en) 1999-02-19 2002-09-03 Nec Corporation Semiconductor device having a flip chip cavity with lower stress and method for forming same
EP0921565A3 (en) * 1997-12-08 2005-07-27 Kabushiki Kaisha Toshiba Package for semiconductor power device and method for assembling the same
JP2008524838A (ja) * 2004-12-15 2008-07-10 コミツサリア タ レネルジー アトミーク 電子部品のキャビティのための気密シール装置およびシール工程
JP2013219223A (ja) * 2012-04-10 2013-10-24 Nec Corp 真空パッケージ、センサ、および真空パッケージの製造方法
JP2013219224A (ja) * 2012-04-10 2013-10-24 Nec Corp 真空パッケージ、真空パッケージの製造方法およびセンサ
JP2014072345A (ja) * 2012-09-28 2014-04-21 Nec Corp 気密封止構造及び気密封止構造の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0921565A3 (en) * 1997-12-08 2005-07-27 Kabushiki Kaisha Toshiba Package for semiconductor power device and method for assembling the same
US6445062B1 (en) 1999-02-19 2002-09-03 Nec Corporation Semiconductor device having a flip chip cavity with lower stress and method for forming same
JP2008524838A (ja) * 2004-12-15 2008-07-10 コミツサリア タ レネルジー アトミーク 電子部品のキャビティのための気密シール装置およびシール工程
JP2013219223A (ja) * 2012-04-10 2013-10-24 Nec Corp 真空パッケージ、センサ、および真空パッケージの製造方法
JP2013219224A (ja) * 2012-04-10 2013-10-24 Nec Corp 真空パッケージ、真空パッケージの製造方法およびセンサ
JP2014072345A (ja) * 2012-09-28 2014-04-21 Nec Corp 気密封止構造及び気密封止構造の製造方法

Similar Documents

Publication Publication Date Title
US5519936A (en) Method of making an electronic package with a thermally conductive support member having a thin circuitized substrate and semiconductor device bonded thereto
KR100685253B1 (ko) 패키지형 전력 반도체 장치
US6922339B2 (en) Heat dissipating structure of printed circuit board and fabricating method thereof
KR100504635B1 (ko) 언더필 물질을 밀봉하는 충전재가 있는 붕괴 제어형 칩 접속(c4) 집적회로 패키지
JP2003017517A (ja) 混成集積回路装置およびその製造方法
JPS618957A (ja) 電子装置の組立方法
KR20010108306A (ko) 두 가지 다른 하부 충전 재료를 갖는 붕괴 제어형 칩접속(c4) 집적회로 패키지
JPH1056098A (ja) 半導体装置及びその製造方法
KR20020005611A (ko) 부분적으로 겔 상태가 되도록 가열되는 하부 충전 재료를갖는 붕괴 제어형 칩 접속(c4) 집적회로 패키지의 하부를충전하는 방법
US6890796B1 (en) Method of manufacturing a semiconductor package having semiconductor decice mounted thereon and elongate opening through which electodes and patterns are connected
JP3520208B2 (ja) 回路基板への半導体素子の装着方法、及び半導体装置
JPH01235261A (ja) 半導体装置及びその製造方法
KR100412157B1 (ko) 반도체장치 및 그 제조방법
KR100438991B1 (ko) 붕괴 제어형 칩 접속(c4) 집적회로 패키지의 하부를충전하는 프로세스 라인
US11652028B2 (en) Power semiconductor device and method for fabricating a power semiconductor device
JPH1187573A (ja) ヒートシンクを備えた樹脂封止型半導体装置
JPH10247706A (ja) ボールグリッドアレイパッケージ
JP2940491B2 (ja) マルチチップモジュールにおけるフリップチップ実装構造及び方法並びにマルチチップモジュールにおけるフリップチップ実装用基板
JP2001068604A (ja) 固定樹脂、異方性導電樹脂、半導体装置及びその製造方法、回路基板並びに電子機器
WO2020202972A1 (ja) モジュールおよびその製造方法
JP2000216282A (ja) エリアアレイ電極型デバイス、それを実装する配線基板構造、及び回路基板実装体、並びにその実装方法
JPH0745754A (ja) Ic封止樹脂
KR100498675B1 (ko) 두 가지 다른 하부 충전 재료를 갖는 붕괴 제어형 칩접속(c4) 집적회로 패키지
JP2705658B2 (ja) 電子デバイス組立体およびその製造方法
JP2954112B2 (ja) Bga型半導体装置及びその製造方法