JPS61850A - Dma送信転送制御方式 - Google Patents
Dma送信転送制御方式Info
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- JPS61850A JPS61850A JP59104745A JP10474584A JPS61850A JP S61850 A JPS61850 A JP S61850A JP 59104745 A JP59104745 A JP 59104745A JP 10474584 A JP10474584 A JP 10474584A JP S61850 A JPS61850 A JP S61850A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- General Physics & Mathematics (AREA)
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- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、回線制御装置に於けるDMA (ダイレクト
・メモリ・アクセス)によるデータのブロック転送を、
誤動作が生じないように制御するDMA送信転送制御方
式に関するものである。
・メモリ・アクセス)によるデータのブロック転送を、
誤動作が生じないように制御するDMA送信転送制御方
式に関するものである。
従来の技術
DMAコントローラにより、メモリを直接アクセスして
データの転送制御を行わせることは周知であり、プログ
ラム転送に比較して高速でデータを転送することが可能
であるから、各種のデータ処理装置に採用されている。
データの転送制御を行わせることは周知であり、プログ
ラム転送に比較して高速でデータを転送することが可能
であるから、各種のデータ処理装置に採用されている。
又回線制御装置に於いても、DMAコントローラを設け
て、トランスミッタ・レシーバとメモリとの間でデータ
転送を行わせることが採用されている。
て、トランスミッタ・レシーバとメモリとの間でデータ
転送を行わせることが採用されている。
DMAコントローラは、転送バイト数、メモリを直接ア
クセスする為の先頭アドレス、サイクル・スチール・モ
ードやバースト・モード等の転送モード、データチェイ
ン等が指定されるものであり、先頭アドレスは1バイト
転送毎に更新され、又転送バイト数は1バイト転送毎に
−1され、セットされたバイト数が0となると、1ブロ
ツクの転送終了の通知を出すことになる。
クセスする為の先頭アドレス、サイクル・スチール・モ
ードやバースト・モード等の転送モード、データチェイ
ン等が指定されるものであり、先頭アドレスは1バイト
転送毎に更新され、又転送バイト数は1バイト転送毎に
−1され、セットされたバイト数が0となると、1ブロ
ツクの転送終了の通知を出すことになる。
発明が解決しようとする問題点
回線制御装置に於いて、DMAによりデータのブロック
転送を行う場合、データチェイン機能により、順次ブロ
ック転送を継続していくことができるものである。しか
し、ラストブロックのデータの送信終了直後に、プログ
ラムでDMAコントローラのデータチェイン動作を停止
させても、既比数ステップ経過するので、その間に数バ
イトのデータがデータチェイン動作によって送出される
欠点があった。本発明はこのような欠点を除去すること
を目的とするものである。
転送を行う場合、データチェイン機能により、順次ブロ
ック転送を継続していくことができるものである。しか
し、ラストブロックのデータの送信終了直後に、プログ
ラムでDMAコントローラのデータチェイン動作を停止
させても、既比数ステップ経過するので、その間に数バ
イトのデータがデータチェイン動作によって送出される
欠点があった。本発明はこのような欠点を除去すること
を目的とするものである。
問題点を解決するための手段
本発明は、回線とデータの送受信を行うトランスミッタ
・レシーバと、該トランスミッタ・レシーバとメモリと
の間のデータ転送を制御するDMAコントローラとを備
えた回線制御装置に於いて、データのブロック転送を制
御するブロック制御回路、該ブロック制御回路にセット
クロツタ信号を供給するセットクロック制御回路とを設
け、前記ブロック制御回路はラストブロック指定がセッ
トされ、前記セットクロック制御回路から所定回数のブ
ロック制御信号を受信した後、前記トランスミッタ・レ
シーバからの送信要求があっても、前記DMAコントロ
ーラから前記トランスミッタ・レシーバへの送信可能信
号の送出を阻止させるものであり、ラストブロックのデ
ータの送信終了により、データの送信が直ちに停止され
るので、誤ってデータが回線に送信されるようなことは
なくなる。
・レシーバと、該トランスミッタ・レシーバとメモリと
の間のデータ転送を制御するDMAコントローラとを備
えた回線制御装置に於いて、データのブロック転送を制
御するブロック制御回路、該ブロック制御回路にセット
クロツタ信号を供給するセットクロック制御回路とを設
け、前記ブロック制御回路はラストブロック指定がセッ
トされ、前記セットクロック制御回路から所定回数のブ
ロック制御信号を受信した後、前記トランスミッタ・レ
シーバからの送信要求があっても、前記DMAコントロ
ーラから前記トランスミッタ・レシーバへの送信可能信
号の送出を阻止させるものであり、ラストブロックのデ
ータの送信終了により、データの送信が直ちに停止され
るので、誤ってデータが回線に送信されるようなことは
なくなる。
実施例
第1図は、本発明の実施例の要部ブロック図であり、1
はDMAコントローラ(DMAC) 、2はトランスミ
ッタ・レシーバ(TR) 、3はブロック制御回路(B
L、K) 、4はセットクロック制御回路(SCC)
、5はメモリ (MEM) 、6はマイクロプロセッ
サ(MPU) 、7は共通バス、8はデータの送受信を
行う回線、9〜14は信号線、φはシステムクロック信
号である。トランスミッタ・レシーバ2は信号線9を介
してブロック制御回路3に送信要求信号を送出し、ブロ
ック制御回路3はそれにより信号線13を介して起動要
求信号をDMAコントローラ1に送出する。
はDMAコントローラ(DMAC) 、2はトランスミ
ッタ・レシーバ(TR) 、3はブロック制御回路(B
L、K) 、4はセットクロック制御回路(SCC)
、5はメモリ (MEM) 、6はマイクロプロセッ
サ(MPU) 、7は共通バス、8はデータの送受信を
行う回線、9〜14は信号線、φはシステムクロック信
号である。トランスミッタ・レシーバ2は信号線9を介
してブロック制御回路3に送信要求信号を送出し、ブロ
ック制御回路3はそれにより信号線13を介して起動要
求信号をDMAコントローラ1に送出する。
この起動要求信号を受信したDMAコントローラ1は信
号線10を介してトランスミッタ・レシーバ2に送信可
信号を送出する。トランスミッタ・レシーバ2は送信可
信号により回線8にデータを送出する。又DMAコント
ローラ1では、1ブロツクのデータの転送終了を、バイ
トカウンタレジスタの内容が0になったことにより識別
して、信号線11を介してセットクロック制御回路4に
ブロック転送完了信号を加える。
号線10を介してトランスミッタ・レシーバ2に送信可
信号を送出する。トランスミッタ・レシーバ2は送信可
信号により回線8にデータを送出する。又DMAコント
ローラ1では、1ブロツクのデータの転送終了を、バイ
トカウンタレジスタの内容が0になったことにより識別
して、信号線11を介してセットクロック制御回路4に
ブロック転送完了信号を加える。
ブロック転送完了信号を受信したセットクロック制御回
路4は、システムクロック信号φとのタイミングをとっ
て、ブロック制御回路3に信号線12を介してブロック
制御信号を加える。ブロック制御回路3は、ラストブロ
ック指定が共通バス8の1ビツトに接続された信号線1
4を介してセットされてから、所定回数例えば2回ブロ
ック制御信号を受信すると、トランスミッタ・レシーバ
2から送信要求信号を受信しても、DMAコントローラ
1に起動要求信号を送出しないようにするものである。
路4は、システムクロック信号φとのタイミングをとっ
て、ブロック制御回路3に信号線12を介してブロック
制御信号を加える。ブロック制御回路3は、ラストブロ
ック指定が共通バス8の1ビツトに接続された信号線1
4を介してセットされてから、所定回数例えば2回ブロ
ック制御信号を受信すると、トランスミッタ・レシーバ
2から送信要求信号を受信しても、DMAコントローラ
1に起動要求信号を送出しないようにするものである。
それにより、DAMコントローラ1はトランスミッタ・
レシーバ2に送信可信号を送出しないので、トランスミ
ッタ・レシーバ2はデータを回線に送出しないことにな
る。
レシーバ2に送信可信号を送出しないので、トランスミ
ッタ・レシーバ2はデータを回線に送出しないことにな
る。
なお、ラストブロック指定のタイミングは、第5図のシ
ーケンス説明図に示すように、ブロック転送完了信号5
DEND■が発生したことをマイクロプロセッサ6が確
認してから(マイクロプロセッサ6内にブロック転送完
了信号5DENDの状況を監視するレジスタを有し、こ
のレジスタの内容により確認してから)、ラストブロッ
クの先頭アドレス、バイト数をデータチェインチャネル
に設定する時のタイミングとするものである。又第5図
に於いて、5DRND■は、(ラスト)−1のブロック
DMA転送の完了により発生するブロック転送完了信号
、5DEND■は、ラストブロックDMA転送の完了に
より発生するブロック転送完了信号である。
ーケンス説明図に示すように、ブロック転送完了信号5
DEND■が発生したことをマイクロプロセッサ6が確
認してから(マイクロプロセッサ6内にブロック転送完
了信号5DENDの状況を監視するレジスタを有し、こ
のレジスタの内容により確認してから)、ラストブロッ
クの先頭アドレス、バイト数をデータチェインチャネル
に設定する時のタイミングとするものである。又第5図
に於いて、5DRND■は、(ラスト)−1のブロック
DMA転送の完了により発生するブロック転送完了信号
、5DEND■は、ラストブロックDMA転送の完了に
より発生するブロック転送完了信号である。
ラストブロック指定がセットされていない場合は、ブロ
ック制御回路3はトランスミッタ・レシーバ2からの送
信要求信号を受信するとDMAコントローラ1へ起動要
求信号を送出し、又ラストブロック指定がセントされて
いる場合でも、ブロック制御信号を所定回数受信するま
では、送信要求信号に対応して起動要求信号をDMAコ
ントローラ1へ送出するから、DMAコントローラ1か
らトランスミッタ・レシーバ2へ送信可信号が送出され
る。
ック制御回路3はトランスミッタ・レシーバ2からの送
信要求信号を受信するとDMAコントローラ1へ起動要
求信号を送出し、又ラストブロック指定がセントされて
いる場合でも、ブロック制御信号を所定回数受信するま
では、送信要求信号に対応して起動要求信号をDMAコ
ントローラ1へ送出するから、DMAコントローラ1か
らトランスミッタ・レシーバ2へ送信可信号が送出され
る。
第2図は、本発明の実施例のブロック制御回路3の要部
ブロック図であり、FFI〜FF3はフリップフロップ
、G1はアンド回路である。又第3図は動作説明図であ
り、(alはフリップフロップFF2.FF3のクロッ
ク端子Cにセットクロック制御回路4から加えるブロッ
ク制御信号a、(blはシステムクロック信号φ、te
lはシステムクロック信号φと同期したラストブーロッ
ク指定セット信号C1(dlはフリップフロップFFI
のQ端子出力信号d、(elはフリップフロップFF2
のQ端子出力信号e、(flはフリップフロップFF3
のd端子出力信号fを示す。
ブロック図であり、FFI〜FF3はフリップフロップ
、G1はアンド回路である。又第3図は動作説明図であ
り、(alはフリップフロップFF2.FF3のクロッ
ク端子Cにセットクロック制御回路4から加えるブロッ
ク制御信号a、(blはシステムクロック信号φ、te
lはシステムクロック信号φと同期したラストブーロッ
ク指定セット信号C1(dlはフリップフロップFFI
のQ端子出力信号d、(elはフリップフロップFF2
のQ端子出力信号e、(flはフリップフロップFF3
のd端子出力信号fを示す。
フリップフロップFFI〜FF3のリセット端子Rにリ
セット信号iが加えられることにより初期状態となり、
フリップフロップFF3のd端子出力信号fは、“1“
となるので、トランスミッタ・レシーバ2からの送信要
求信号りは、アンド回路G1を介してDMAコントロー
ラ1へ送出スる起動要求信号jとなる。
セット信号iが加えられることにより初期状態となり、
フリップフロップFF3のd端子出力信号fは、“1“
となるので、トランスミッタ・レシーバ2からの送信要
求信号りは、アンド回路G1を介してDMAコントロー
ラ1へ送出スる起動要求信号jとなる。
又共通バスを介してラストプロッタ指定ビットの1″が
フリップフロップFFIのデータ端子りに加えられ、且
つ(C)に示すラストブロック指定セント信号Cが“1
″となると、その立上りでフリップフロップFFIはセ
ットされて、Q端子出力信号dは(dlに示すように“
1″となる。
フリップフロップFFIのデータ端子りに加えられ、且
つ(C)に示すラストブロック指定セント信号Cが“1
″となると、その立上りでフリップフロップFFIはセ
ットされて、Q端子出力信号dは(dlに示すように“
1″となる。
次に(alに示すように、セットクロック制御回路4か
らのブロック制御信号aがフリップフロップFF2.F
F3のクロック端子Cに加えられると、フリップフロッ
プFF2がセットされ、そのQ端子出力信号eは(e)
に示すように1”となる。
らのブロック制御信号aがフリップフロップFF2.F
F3のクロック端子Cに加えられると、フリップフロッ
プFF2がセットされ、そのQ端子出力信号eは(e)
に示すように1”となる。
次のブロック制御信号aがフリップフロップFF2、F
F3のクロック端子Cに加えられると、フリップフロッ
プFF3はセットされるので、そのd端子出力信号fは
(f)に示すように“0”となる。従って、アンド回路
G1は閉じられて、トランスミッタ・レシーバ2から送
信要求信号りが加えられても、DMAコントローラ1へ
は起動要求信号jは送出されなC)ことになる。即ちラ
ストブロック転送終了時にトランスミッタ・レシーバ2
にDMAコントローラ1から送信可信号が加えられなく
なり、データチ瘍イン動作による誤データの送信を阻止
することができる。
F3のクロック端子Cに加えられると、フリップフロッ
プFF3はセットされるので、そのd端子出力信号fは
(f)に示すように“0”となる。従って、アンド回路
G1は閉じられて、トランスミッタ・レシーバ2から送
信要求信号りが加えられても、DMAコントローラ1へ
は起動要求信号jは送出されなC)ことになる。即ちラ
ストブロック転送終了時にトランスミッタ・レシーバ2
にDMAコントローラ1から送信可信号が加えられなく
なり、データチ瘍イン動作による誤データの送信を阻止
することができる。
前述の実施例は、ラストブロック指定がセントされてか
ら、2回ブロック制御信号aを受信した時に、DMAコ
ントローラlへ起動要求信号jを送出しないようにして
、トランスミッタ・レシーバ2からデータが回線に送出
されないようにしているが、ラストブロック指定のセン
トのタイミングが、ラストブロック転送終了の3又は4
ブロツク前である時は、3回又は4回のブロック制御信
号aを受信した時に、起動要求信号jを送出しないよう
に制御することを可能である。その場合は、フリップフ
ロ、ツブを更に縦続接続すれば良いことになる。
ら、2回ブロック制御信号aを受信した時に、DMAコ
ントローラlへ起動要求信号jを送出しないようにして
、トランスミッタ・レシーバ2からデータが回線に送出
されないようにしているが、ラストブロック指定のセン
トのタイミングが、ラストブロック転送終了の3又は4
ブロツク前である時は、3回又は4回のブロック制御信
号aを受信した時に、起動要求信号jを送出しないよう
に制御することを可能である。その場合は、フリップフ
ロ、ツブを更に縦続接続すれば良いことになる。
一第4図は、DMAコントローラ1の要部ブロック図で
あり、ABはアドレスバス、DBはデータバス、ABB
はアトレスバ・不・バッファ、DBBはデータバス・バ
ッファ、ADIDはアドレス更新回路、ADHはアドレ
スレジスタ、CI(CRはチャネル制御レジスタ、OC
Rは汎用制御レジスタで、チ+ネル間の優先制御を行う
優先制御レジスタPCR,割込み制御を行う割込み制御
レジスタICR、デ]タチェイン機能の制御を行うデー
タチェイン制御レジスタDCHの三つのレジスタから構
成されている。
あり、ABはアドレスバス、DBはデータバス、ABB
はアトレスバ・不・バッファ、DBBはデータバス・バ
ッファ、ADIDはアドレス更新回路、ADHはアドレ
スレジスタ、CI(CRはチャネル制御レジスタ、OC
Rは汎用制御レジスタで、チ+ネル間の優先制御を行う
優先制御レジスタPCR,割込み制御を行う割込み制御
レジスタICR、デ]タチェイン機能の制御を行うデー
タチェイン制御レジスタDCHの三つのレジスタから構
成されている。
又BCRはバイトカウントレジスタ、BCDは減算制御
回路、BECはブロック転送完了信号5DEND (第
1図に於ける信号線11を介してセットクロック制御回
路4に送出する信号)をブロック転送完了時に送出する
ブロック転送制御回路、QACは起動要求信号TRQを
受信し、送信可信号TAKAt−送出する要求受付制御
回路、TCはシステムクロックφをもとにタイミング制
御を行うタイミング制御回路、QCはDMA要求信号D
RQTをマイクロプロセッサのタイミング制御部に送出
するDMA要求制御回路、R3Lはレジスタ選択回路で
ある。
回路、BECはブロック転送完了信号5DEND (第
1図に於ける信号線11を介してセットクロック制御回
路4に送出する信号)をブロック転送完了時に送出する
ブロック転送制御回路、QACは起動要求信号TRQを
受信し、送信可信号TAKAt−送出する要求受付制御
回路、TCはシステムクロックφをもとにタイミング制
御を行うタイミング制御回路、QCはDMA要求信号D
RQTをマイクロプロセッサのタイミング制御部に送出
するDMA要求制御回路、R3Lはレジスタ選択回路で
ある。
この第4図に於いては、4チヤネル#0〜#3の制御が
可能の場合の構成を示し、アドレスバスタADHは、4
チャネル分の容量を有し、DMA転送を行うメモリ5の
先頭アドレスがチャネル#O〜#3対応にセットされ、
1バイト転送終了毎にアドレス更新回路ADIDにより
アドレスが+1又は−1される。アドレスを+1するか
又は−1するかは、チャネル制御レジスタCHCRにチ
ャネル#0〜#3対応にセットされたアドレス制御ビッ
トによって制御される。
可能の場合の構成を示し、アドレスバスタADHは、4
チャネル分の容量を有し、DMA転送を行うメモリ5の
先頭アドレスがチャネル#O〜#3対応にセットされ、
1バイト転送終了毎にアドレス更新回路ADIDにより
アドレスが+1又は−1される。アドレスを+1するか
又は−1するかは、チャネル制御レジスタCHCRにチ
ャネル#0〜#3対応にセットされたアドレス制御ビッ
トによって制御される。
又DMA転送動作中でない時は、アドレスバッファAB
HにアドレスバスABを介してセットされたアドレスが
レジスタ選択回路R3Lによりデコードされてレジスタ
が選択され\マイクロプロセッサ6からの制御データ等
がデータバスDBを介してデータバッファDBBにセン
トされ、選択コト されたレジスタにその制御データがセットされる。即ち
、各レジスタの内容をマイクロプロセッサ6から更新す
ることができる。又選択されたレジスタの内容をマイク
5プロセツサ6が読取る場合は、データバッファD、B
Bにレジスタの内容がセットされてデータバスDBに
送出される。
HにアドレスバスABを介してセットされたアドレスが
レジスタ選択回路R3Lによりデコードされてレジスタ
が選択され\マイクロプロセッサ6からの制御データ等
がデータバスDBを介してデータバッファDBBにセン
トされ、選択コト されたレジスタにその制御データがセットされる。即ち
、各レジスタの内容をマイクロプロセッサ6から更新す
ることができる。又選択されたレジスタの内容をマイク
5プロセツサ6が読取る場合は、データバッファD、B
Bにレジスタの内容がセットされてデータバスDBに
送出される。
又チャネル制御レジスタCHCRは、前述のアドレス制
御ビットと共にチャネル#O〜#3対応の転送方向指定
ビット転送モード指定ビットDMA実行中表示フラグ、
ブロック転送完了信号5DEND出力中表示フラグ等が
セットされる構成を有するものである。又バイトカウン
トレジスタBCRは、チャネル#0〜#3対応にDMA
転送バイト数がセットされ、1バイト転送終了毎に減算
制御回路BCDにより−1され、その内容が0となると
、ブロック転送制御回路BECは、ブロック転送完了信
号5DENDを送出する。
御ビットと共にチャネル#O〜#3対応の転送方向指定
ビット転送モード指定ビットDMA実行中表示フラグ、
ブロック転送完了信号5DEND出力中表示フラグ等が
セットされる構成を有するものである。又バイトカウン
トレジスタBCRは、チャネル#0〜#3対応にDMA
転送バイト数がセットされ、1バイト転送終了毎に減算
制御回路BCDにより−1され、その内容が0となると
、ブロック転送制御回路BECは、ブロック転送完了信
号5DENDを送出する。
汎用制御レジスタOCRの中の優先制御レジスタRCR
は、チャネル#0〜#3対応の優先制御モードやマクス
制御を行う情報がセットされるものであり、又割込み制
御レジスタICRは、ブロック転送完了による割込み要
求信号の送出を行うか否かをチャネル#0〜#3対応に
制御する情報がセットされるものである。
は、チャネル#0〜#3対応の優先制御モードやマクス
制御を行う情報がセットされるものであり、又割込み制
御レジスタICRは、ブロック転送完了による割込み要
求信号の送出を行うか否かをチャネル#0〜#3対応に
制御する情報がセットされるものである。
又データチェイン制御レジスタDCRは、データチェイ
ンイネーブルビットやデータチェインチャネル指定ビッ
ト等がセントされる構成を有し、データチェインチャネ
ル指定は、チャネル#3に対応するアドレスレジスタA
DH及びバイトカウントレジスタBCRの内容を、他の
チャネル#O〜#2に対応するアドレスレジスタADR
及びバイトカウントレジスタBCRへ転送することを指
定するものである。従って、データチェインイネーブル
ビットを“1”としてデータチェイン機能を動作させる
と、指定されたチャネルの1プロ・ツクの転送が終了し
た時、チャネル#3のアドレスレジスタADR及びバイ
トカウントレジスタBCRの内容が、指定されたチャネ
ルのアドレスレジスタADH及びバイトカウントレジス
タ、BCRに転送され、そq指定されたチャネルに対す
るDMA転送が継続されることになる。
ンイネーブルビットやデータチェインチャネル指定ビッ
ト等がセントされる構成を有し、データチェインチャネ
ル指定は、チャネル#3に対応するアドレスレジスタA
DH及びバイトカウントレジスタBCRの内容を、他の
チャネル#O〜#2に対応するアドレスレジスタADR
及びバイトカウントレジスタBCRへ転送することを指
定するものである。従って、データチェインイネーブル
ビットを“1”としてデータチェイン機能を動作させる
と、指定されたチャネルの1プロ・ツクの転送が終了し
た時、チャネル#3のアドレスレジスタADR及びバイ
トカウントレジスタBCRの内容が、指定されたチャネ
ルのアドレスレジスタADH及びバイトカウントレジス
タ、BCRに転送され、そq指定されたチャネルに対す
るDMA転送が継続されることになる。
その場合、ブロックの最後の転送サイクル(DMA転送
完了信号SDR’NDが送出されるサイクル)の次のク
ロックサイクルの間に、アドレスレジスタADH及びバ
イトカウントレジスタBCRの内容の転送が行われ、マ
イク5プロセツサ6へ制御が戻るのは、通常のDMA転
送の場合よりも1クロック遅くなり、指定されたチャネ
ルのアドレスレジスタADH及びバイトカウントレジス
タBCRの内容が更新されてから、マイクロプロセッサ
6に制御が戻ることになる。従って、ラストブロック転
送完了後に、データチェイン機能をマイクロプロセッサ
6のソフトウェアで停止させるタイミングが遅くなり、
チャネル#3対応のアドレスレジスタADH及びバイト
カウントレジスタBCRの内容を更新していない場合に
、同じデータが数バイト回線に送出される場合がある。
完了信号SDR’NDが送出されるサイクル)の次のク
ロックサイクルの間に、アドレスレジスタADH及びバ
イトカウントレジスタBCRの内容の転送が行われ、マ
イク5プロセツサ6へ制御が戻るのは、通常のDMA転
送の場合よりも1クロック遅くなり、指定されたチャネ
ルのアドレスレジスタADH及びバイトカウントレジス
タBCRの内容が更新されてから、マイクロプロセッサ
6に制御が戻ることになる。従って、ラストブロック転
送完了後に、データチェイン機能をマイクロプロセッサ
6のソフトウェアで停止させるタイミングが遅くなり、
チャネル#3対応のアドレスレジスタADH及びバイト
カウントレジスタBCRの内容を更新していない場合に
、同じデータが数バイト回線に送出される場合がある。
しかし、本発明によれば、ラストブロック指定信号がブ
ロック制御回路3にセントされると、セットクロック制
御回路4からのブロック制御信号を所定回数受信した時
に、トランスミッタ・レシーバ2から送信要求信号が加
えられても、ブロック制御回路3はDMAコントローラ
1に起動信号TRQを加えないことになり、それにより
DMAコントローラ1は、トランスミッタ・レシーバ2
に送信可信号TAKAを送出しないことになり、データ
チェイン機能が動作している場合でも、ラストブロック
の転送完了により、次のブロックの転送が直ちに停止さ
れることになる。
ロック制御回路3にセントされると、セットクロック制
御回路4からのブロック制御信号を所定回数受信した時
に、トランスミッタ・レシーバ2から送信要求信号が加
えられても、ブロック制御回路3はDMAコントローラ
1に起動信号TRQを加えないことになり、それにより
DMAコントローラ1は、トランスミッタ・レシーバ2
に送信可信号TAKAを送出しないことになり、データ
チェイン機能が動作している場合でも、ラストブロック
の転送完了により、次のブロックの転送が直ちに停止さ
れることになる。
発明の詳細
な説明したように、本発明は、ブロック制御回路3とセ
ットクロック制御回路4とを設けて、ラストブロック指
定をブロック制御回路3にセ・ノドして、セットクロッ
ク制御回路4ンら所定回数のブロック制御信号を受信し
た後は、トランスミッタ・レシーバ2からの送信要求が
あっても、DMAコントローラ1に起動要求信号を送出
しないようにしたもので、それによりDMAコントロー
ラ1からトランスミッタ・レシーバ2に送信可信号が送
出されないので、データチェイン機能が動作中であって
も、ラストブロックのデータの送信終了により、直ちに
次のデータの送信を停止させることができるから、誤っ
たデータが回線に送出されることはなくなる利点がある
。
ットクロック制御回路4とを設けて、ラストブロック指
定をブロック制御回路3にセ・ノドして、セットクロッ
ク制御回路4ンら所定回数のブロック制御信号を受信し
た後は、トランスミッタ・レシーバ2からの送信要求が
あっても、DMAコントローラ1に起動要求信号を送出
しないようにしたもので、それによりDMAコントロー
ラ1からトランスミッタ・レシーバ2に送信可信号が送
出されないので、データチェイン機能が動作中であって
も、ラストブロックのデータの送信終了により、直ちに
次のデータの送信を停止させることができるから、誤っ
たデータが回線に送出されることはなくなる利点がある
。
第1図は本発明の実施例の要部ブロック図、第2図はブ
ロック制御回路の要部ブロック図、第3図はその動作説
明図、第4図はDMAコントローラの要部ブロック図、
第5図はラストブロック転送のシーケンス説明図である
。 1はDMAコントローラ、2はトランスミッタ・レシー
バ、3はブロック制御回路、4はセットクロック制御回
路、5はメモリ、6はマイクロプロセッサ、7は共通バ
ス、ADHはアドレスレジスタ、CHCRはチャネル制
御レジスタ、OCRは汎用制御レジスタ、PCRは優先
制御レジスタ、ICRは割込み制御レジスタ、DCRは
データチェイン制御レジスタ、BCRはバイトカウント
レジスタである。
ロック制御回路の要部ブロック図、第3図はその動作説
明図、第4図はDMAコントローラの要部ブロック図、
第5図はラストブロック転送のシーケンス説明図である
。 1はDMAコントローラ、2はトランスミッタ・レシー
バ、3はブロック制御回路、4はセットクロック制御回
路、5はメモリ、6はマイクロプロセッサ、7は共通バ
ス、ADHはアドレスレジスタ、CHCRはチャネル制
御レジスタ、OCRは汎用制御レジスタ、PCRは優先
制御レジスタ、ICRは割込み制御レジスタ、DCRは
データチェイン制御レジスタ、BCRはバイトカウント
レジスタである。
Claims (1)
- 回線とデータの送受信を行うトランスミッタ・レシーバ
と、該トランスミッタ・レシーバとメモリとの間のデー
タ転送を制御するDMAコントローラとを備えた回線制
御装置に於いて、データのブロック転送を制御するブロ
ック制御回路、該ブロック制御回路にセットクロック信
号を供給するセットクロック制御回路とを設け、前記ブ
ロック制御回路はラストブロック指定がセットされ、前
記セットクロック制御回路から所定回数のブロック制御
信号を受信した後、前記トランスミッタ・レシーバから
の送信要求があっても、前記DMAコントローラから前
記トランスミッタ・レシーバへの送信可能信号の送出を
阻止させることを特徴とするDMA送信転送制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59104745A JPS61850A (ja) | 1984-05-25 | 1984-05-25 | Dma送信転送制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59104745A JPS61850A (ja) | 1984-05-25 | 1984-05-25 | Dma送信転送制御方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61850A true JPS61850A (ja) | 1986-01-06 |
JPH0238970B2 JPH0238970B2 (ja) | 1990-09-03 |
Family
ID=14389026
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59104745A Granted JPS61850A (ja) | 1984-05-25 | 1984-05-25 | Dma送信転送制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61850A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
-
1984
- 1984-05-25 JP JP59104745A patent/JPS61850A/ja active Granted
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
Also Published As
Publication number | Publication date |
---|---|
JPH0238970B2 (ja) | 1990-09-03 |
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