JPS61850A - Ｄｍａ送信転送制御方式 - Google Patents
Ｄｍａ送信転送制御方式Info
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- JPS61850A JPS61850A JP59104745A JP10474584A JPS61850A JP S61850 A JPS61850 A JP S61850A JP 59104745 A JP59104745 A JP 59104745A JP 10474584 A JP10474584 A JP 10474584A JP S61850 A JPS61850 A JP S61850A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、回線制御装置に於けるＤＭＡ （ダイレクト
・メモリ・アクセス）によるデータのブロック転送を、
誤動作が生じないように制御するＤＭＡ送信転送制御方
式に関するものである。
・メモリ・アクセス）によるデータのブロック転送を、
誤動作が生じないように制御するＤＭＡ送信転送制御方
式に関するものである。
従来の技術
ＤＭＡコントローラにより、メモリを直接アクセスして
データの転送制御を行わせることは周知であり、プログ
ラム転送に比較して高速でデータを転送することが可能
であるから、各種のデータ処理装置に採用されている。
データの転送制御を行わせることは周知であり、プログ
ラム転送に比較して高速でデータを転送することが可能
であるから、各種のデータ処理装置に採用されている。
又回線制御装置に於いても、ＤＭＡコントローラを設け
て、トランスミッタ・レシーバとメモリとの間でデータ
転送を行わせることが採用されている。
て、トランスミッタ・レシーバとメモリとの間でデータ
転送を行わせることが採用されている。
ＤＭＡコントローラは、転送バイト数、メモリを直接ア
クセスする為の先頭アドレス、サイクル・スチール・モ
ードやバースト・モード等の転送モード、データチェイ
ン等が指定されるものであり、先頭アドレスは１バイト
転送毎に更新され、又転送バイト数は１バイト転送毎に
−１され、セットされたバイト数が０となると、１ブロ
ツクの転送終了の通知を出すことになる。
クセスする為の先頭アドレス、サイクル・スチール・モ
ードやバースト・モード等の転送モード、データチェイ
ン等が指定されるものであり、先頭アドレスは１バイト
転送毎に更新され、又転送バイト数は１バイト転送毎に
−１され、セットされたバイト数が０となると、１ブロ
ツクの転送終了の通知を出すことになる。
発明が解決しようとする問題点
回線制御装置に於いて、ＤＭＡによりデータのブロック
転送を行う場合、データチェイン機能により、順次ブロ
ック転送を継続していくことができるものである。しか
し、ラストブロックのデータの送信終了直後に、プログ
ラムでＤＭＡコントローラのデータチェイン動作を停止
させても、既比数ステップ経過するので、その間に数バ
イトのデータがデータチェイン動作によって送出される
欠点があった。本発明はこのような欠点を除去すること
を目的とするものである。
転送を行う場合、データチェイン機能により、順次ブロ
ック転送を継続していくことができるものである。しか
し、ラストブロックのデータの送信終了直後に、プログ
ラムでＤＭＡコントローラのデータチェイン動作を停止
させても、既比数ステップ経過するので、その間に数バ
イトのデータがデータチェイン動作によって送出される
欠点があった。本発明はこのような欠点を除去すること
を目的とするものである。
問題点を解決するための手段
本発明は、回線とデータの送受信を行うトランスミッタ
・レシーバと、該トランスミッタ・レシーバとメモリと
の間のデータ転送を制御するＤＭＡコントローラとを備
えた回線制御装置に於いて、データのブロック転送を制
御するブロック制御回路、該ブロック制御回路にセット
クロツタ信号を供給するセットクロック制御回路とを設
け、前記ブロック制御回路はラストブロック指定がセッ
トされ、前記セットクロック制御回路から所定回数のブ
ロック制御信号を受信した後、前記トランスミッタ・レ
シーバからの送信要求があっても、前記ＤＭＡコントロ
ーラから前記トランスミッタ・レシーバへの送信可能信
号の送出を阻止させるものであり、ラストブロックのデ
ータの送信終了により、データの送信が直ちに停止され
るので、誤ってデータが回線に送信されるようなことは
なくなる。
・レシーバと、該トランスミッタ・レシーバとメモリと
の間のデータ転送を制御するＤＭＡコントローラとを備
えた回線制御装置に於いて、データのブロック転送を制
御するブロック制御回路、該ブロック制御回路にセット
クロツタ信号を供給するセットクロック制御回路とを設
け、前記ブロック制御回路はラストブロック指定がセッ
トされ、前記セットクロック制御回路から所定回数のブ
ロック制御信号を受信した後、前記トランスミッタ・レ
シーバからの送信要求があっても、前記ＤＭＡコントロ
ーラから前記トランスミッタ・レシーバへの送信可能信
号の送出を阻止させるものであり、ラストブロックのデ
ータの送信終了により、データの送信が直ちに停止され
るので、誤ってデータが回線に送信されるようなことは
なくなる。
実施例
第１図は、本発明の実施例の要部ブロック図であり、１
はＤＭＡコントローラ（ＤＭＡＣ） 、２はトランスミ
ッタ・レシーバ（ＴＲ） 、３はブロック制御回路（Ｂ
Ｌ、Ｋ） 、４はセットクロック制御回路（ＳＣＣ）
、５はメモリ （ＭＥＭ） 、６はマイクロプロセッ
サ（ＭＰＵ） 、７は共通バス、８はデータの送受信を
行う回線、９〜１４は信号線、φはシステムクロック信
号である。トランスミッタ・レシーバ２は信号線９を介
してブロック制御回路３に送信要求信号を送出し、ブロ
ック制御回路３はそれにより信号線１３を介して起動要
求信号をＤＭＡコントローラ１に送出する。
はＤＭＡコントローラ（ＤＭＡＣ） 、２はトランスミ
ッタ・レシーバ（ＴＲ） 、３はブロック制御回路（Ｂ
Ｌ、Ｋ） 、４はセットクロック制御回路（ＳＣＣ）
、５はメモリ （ＭＥＭ） 、６はマイクロプロセッ
サ（ＭＰＵ） 、７は共通バス、８はデータの送受信を
行う回線、９〜１４は信号線、φはシステムクロック信
号である。トランスミッタ・レシーバ２は信号線９を介
してブロック制御回路３に送信要求信号を送出し、ブロ
ック制御回路３はそれにより信号線１３を介して起動要
求信号をＤＭＡコントローラ１に送出する。
この起動要求信号を受信したＤＭＡコントローラ１は信
号線１０を介してトランスミッタ・レシーバ２に送信可
信号を送出する。トランスミッタ・レシーバ２は送信可
信号により回線８にデータを送出する。又ＤＭＡコント
ローラ１では、１ブロツクのデータの転送終了を、バイ
トカウンタレジスタの内容が０になったことにより識別
して、信号線１１を介してセットクロック制御回路４に
ブロック転送完了信号を加える。
号線１０を介してトランスミッタ・レシーバ２に送信可
信号を送出する。トランスミッタ・レシーバ２は送信可
信号により回線８にデータを送出する。又ＤＭＡコント
ローラ１では、１ブロツクのデータの転送終了を、バイ
トカウンタレジスタの内容が０になったことにより識別
して、信号線１１を介してセットクロック制御回路４に
ブロック転送完了信号を加える。
ブロック転送完了信号を受信したセットクロック制御回
路４は、システムクロック信号φとのタイミングをとっ
て、ブロック制御回路３に信号線１２を介してブロック
制御信号を加える。ブロック制御回路３は、ラストブロ
ック指定が共通バス８の１ビツトに接続された信号線１
４を介してセットされてから、所定回数例えば２回ブロ
ック制御信号を受信すると、トランスミッタ・レシーバ
２から送信要求信号を受信しても、ＤＭＡコントローラ
１に起動要求信号を送出しないようにするものである。
路４は、システムクロック信号φとのタイミングをとっ
て、ブロック制御回路３に信号線１２を介してブロック
制御信号を加える。ブロック制御回路３は、ラストブロ
ック指定が共通バス８の１ビツトに接続された信号線１
４を介してセットされてから、所定回数例えば２回ブロ
ック制御信号を受信すると、トランスミッタ・レシーバ
２から送信要求信号を受信しても、ＤＭＡコントローラ
１に起動要求信号を送出しないようにするものである。
それにより、ＤＡＭコントローラ１はトランスミッタ・
レシーバ２に送信可信号を送出しないので、トランスミ
ッタ・レシーバ２はデータを回線に送出しないことにな
る。
レシーバ２に送信可信号を送出しないので、トランスミ
ッタ・レシーバ２はデータを回線に送出しないことにな
る。
なお、ラストブロック指定のタイミングは、第５図のシ
ーケンス説明図に示すように、ブロック転送完了信号５
ＤＥＮＤ■が発生したことをマイクロプロセッサ６が確
認してから（マイクロプロセッサ６内にブロック転送完
了信号５ＤＥＮＤの状況を監視するレジスタを有し、こ
のレジスタの内容により確認してから）、ラストブロッ
クの先頭アドレス、バイト数をデータチェインチャネル
に設定する時のタイミングとするものである。又第５図
に於いて、５ＤＲＮＤ■は、（ラスト）−１のブロック
ＤＭＡ転送の完了により発生するブロック転送完了信号
、５ＤＥＮＤ■は、ラストブロックＤＭＡ転送の完了に
より発生するブロック転送完了信号である。
ーケンス説明図に示すように、ブロック転送完了信号５
ＤＥＮＤ■が発生したことをマイクロプロセッサ６が確
認してから（マイクロプロセッサ６内にブロック転送完
了信号５ＤＥＮＤの状況を監視するレジスタを有し、こ
のレジスタの内容により確認してから）、ラストブロッ
クの先頭アドレス、バイト数をデータチェインチャネル
に設定する時のタイミングとするものである。又第５図
に於いて、５ＤＲＮＤ■は、（ラスト）−１のブロック
ＤＭＡ転送の完了により発生するブロック転送完了信号
、５ＤＥＮＤ■は、ラストブロックＤＭＡ転送の完了に
より発生するブロック転送完了信号である。
ラストブロック指定がセットされていない場合は、ブロ
ック制御回路３はトランスミッタ・レシーバ２からの送
信要求信号を受信するとＤＭＡコントローラ１へ起動要
求信号を送出し、又ラストブロック指定がセントされて
いる場合でも、ブロック制御信号を所定回数受信するま
では、送信要求信号に対応して起動要求信号をＤＭＡコ
ントローラ１へ送出するから、ＤＭＡコントローラ１か
らトランスミッタ・レシーバ２へ送信可信号が送出され
る。
ック制御回路３はトランスミッタ・レシーバ２からの送
信要求信号を受信するとＤＭＡコントローラ１へ起動要
求信号を送出し、又ラストブロック指定がセントされて
いる場合でも、ブロック制御信号を所定回数受信するま
では、送信要求信号に対応して起動要求信号をＤＭＡコ
ントローラ１へ送出するから、ＤＭＡコントローラ１か
らトランスミッタ・レシーバ２へ送信可信号が送出され
る。
第２図は、本発明の実施例のブロック制御回路３の要部
ブロック図であり、ＦＦＩ〜ＦＦ３はフリップフロップ
、Ｇ１はアンド回路である。又第３図は動作説明図であ
り、（ａｌはフリップフロップＦＦ２．ＦＦ３のクロッ
ク端子Ｃにセットクロック制御回路４から加えるブロッ
ク制御信号ａ、（ｂｌはシステムクロック信号φ、ｔｅ
ｌはシステムクロック信号φと同期したラストブーロッ
ク指定セット信号Ｃ１（ｄｌはフリップフロップＦＦＩ
のＱ端子出力信号ｄ、（ｅｌはフリップフロップＦＦ２
のＱ端子出力信号ｅ、（ｆｌはフリップフロップＦＦ３
のｄ端子出力信号ｆを示す。
ブロック図であり、ＦＦＩ〜ＦＦ３はフリップフロップ
、Ｇ１はアンド回路である。又第３図は動作説明図であ
り、（ａｌはフリップフロップＦＦ２．ＦＦ３のクロッ
ク端子Ｃにセットクロック制御回路４から加えるブロッ
ク制御信号ａ、（ｂｌはシステムクロック信号φ、ｔｅ
ｌはシステムクロック信号φと同期したラストブーロッ
ク指定セット信号Ｃ１（ｄｌはフリップフロップＦＦＩ
のＱ端子出力信号ｄ、（ｅｌはフリップフロップＦＦ２
のＱ端子出力信号ｅ、（ｆｌはフリップフロップＦＦ３
のｄ端子出力信号ｆを示す。
フリップフロップＦＦＩ〜ＦＦ３のリセット端子Ｒにリ
セット信号ｉが加えられることにより初期状態となり、
フリップフロップＦＦ３のｄ端子出力信号ｆは、“１“
となるので、トランスミッタ・レシーバ２からの送信要
求信号りは、アンド回路Ｇ１を介してＤＭＡコントロー
ラ１へ送出スる起動要求信号ｊとなる。
セット信号ｉが加えられることにより初期状態となり、
フリップフロップＦＦ３のｄ端子出力信号ｆは、“１“
となるので、トランスミッタ・レシーバ２からの送信要
求信号りは、アンド回路Ｇ１を介してＤＭＡコントロー
ラ１へ送出スる起動要求信号ｊとなる。
又共通バスを介してラストプロッタ指定ビットの１″が
フリップフロップＦＦＩのデータ端子りに加えられ、且
つ（Ｃ）に示すラストブロック指定セント信号Ｃが“１
″となると、その立上りでフリップフロップＦＦＩはセ
ットされて、Ｑ端子出力信号ｄは（ｄｌに示すように“
１″となる。
フリップフロップＦＦＩのデータ端子りに加えられ、且
つ（Ｃ）に示すラストブロック指定セント信号Ｃが“１
″となると、その立上りでフリップフロップＦＦＩはセ
ットされて、Ｑ端子出力信号ｄは（ｄｌに示すように“
１″となる。
次に（ａｌに示すように、セットクロック制御回路４か
らのブロック制御信号ａがフリップフロップＦＦ２．Ｆ
Ｆ３のクロック端子Ｃに加えられると、フリップフロッ
プＦＦ２がセットされ、そのＱ端子出力信号ｅは（ｅ）
に示すように１”となる。
らのブロック制御信号ａがフリップフロップＦＦ２．Ｆ
Ｆ３のクロック端子Ｃに加えられると、フリップフロッ
プＦＦ２がセットされ、そのＱ端子出力信号ｅは（ｅ）
に示すように１”となる。
次のブロック制御信号ａがフリップフロップＦＦ２、Ｆ
Ｆ３のクロック端子Ｃに加えられると、フリップフロッ
プＦＦ３はセットされるので、そのｄ端子出力信号ｆは
（ｆ）に示すように“０”となる。従って、アンド回路
Ｇ１は閉じられて、トランスミッタ・レシーバ２から送
信要求信号りが加えられても、ＤＭＡコントローラ１へ
は起動要求信号ｊは送出されなＣ）ことになる。即ちラ
ストブロック転送終了時にトランスミッタ・レシーバ２
にＤＭＡコントローラ１から送信可信号が加えられなく
なり、データチ瘍イン動作による誤データの送信を阻止
することができる。
Ｆ３のクロック端子Ｃに加えられると、フリップフロッ
プＦＦ３はセットされるので、そのｄ端子出力信号ｆは
（ｆ）に示すように“０”となる。従って、アンド回路
Ｇ１は閉じられて、トランスミッタ・レシーバ２から送
信要求信号りが加えられても、ＤＭＡコントローラ１へ
は起動要求信号ｊは送出されなＣ）ことになる。即ちラ
ストブロック転送終了時にトランスミッタ・レシーバ２
にＤＭＡコントローラ１から送信可信号が加えられなく
なり、データチ瘍イン動作による誤データの送信を阻止
することができる。
前述の実施例は、ラストブロック指定がセントされてか
ら、２回ブロック制御信号ａを受信した時に、ＤＭＡコ
ントローラｌへ起動要求信号ｊを送出しないようにして
、トランスミッタ・レシーバ２からデータが回線に送出
されないようにしているが、ラストブロック指定のセン
トのタイミングが、ラストブロック転送終了の３又は４
ブロツク前である時は、３回又は４回のブロック制御信
号ａを受信した時に、起動要求信号ｊを送出しないよう
に制御することを可能である。その場合は、フリップフ
ロ、ツブを更に縦続接続すれば良いことになる。
ら、２回ブロック制御信号ａを受信した時に、ＤＭＡコ
ントローラｌへ起動要求信号ｊを送出しないようにして
、トランスミッタ・レシーバ２からデータが回線に送出
されないようにしているが、ラストブロック指定のセン
トのタイミングが、ラストブロック転送終了の３又は４
ブロツク前である時は、３回又は４回のブロック制御信
号ａを受信した時に、起動要求信号ｊを送出しないよう
に制御することを可能である。その場合は、フリップフ
ロ、ツブを更に縦続接続すれば良いことになる。
一第４図は、ＤＭＡコントローラ１の要部ブロック図で
あり、ＡＢはアドレスバス、ＤＢはデータバス、ＡＢＢ
はアトレスバ・不・バッファ、ＤＢＢはデータバス・バ
ッファ、ＡＤＩＤはアドレス更新回路、ＡＤＨはアドレ
スレジスタ、ＣＩ（ＣＲはチャネル制御レジスタ、ＯＣ
Ｒは汎用制御レジスタで、チ＋ネル間の優先制御を行う
優先制御レジスタＰＣＲ，割込み制御を行う割込み制御
レジスタＩＣＲ、デ］タチェイン機能の制御を行うデー
タチェイン制御レジスタＤＣＨの三つのレジスタから構
成されている。
あり、ＡＢはアドレスバス、ＤＢはデータバス、ＡＢＢ
はアトレスバ・不・バッファ、ＤＢＢはデータバス・バ
ッファ、ＡＤＩＤはアドレス更新回路、ＡＤＨはアドレ
スレジスタ、ＣＩ（ＣＲはチャネル制御レジスタ、ＯＣ
Ｒは汎用制御レジスタで、チ＋ネル間の優先制御を行う
優先制御レジスタＰＣＲ，割込み制御を行う割込み制御
レジスタＩＣＲ、デ］タチェイン機能の制御を行うデー
タチェイン制御レジスタＤＣＨの三つのレジスタから構
成されている。
又ＢＣＲはバイトカウントレジスタ、ＢＣＤは減算制御
回路、ＢＥＣはブロック転送完了信号５ＤＥＮＤ （第
１図に於ける信号線１１を介してセットクロック制御回
路４に送出する信号）をブロック転送完了時に送出する
ブロック転送制御回路、ＱＡＣは起動要求信号ＴＲＱを
受信し、送信可信号ＴＡＫＡｔ−送出する要求受付制御
回路、ＴＣはシステムクロックφをもとにタイミング制
御を行うタイミング制御回路、ＱＣはＤＭＡ要求信号Ｄ
ＲＱＴをマイクロプロセッサのタイミング制御部に送出
するＤＭＡ要求制御回路、Ｒ３Ｌはレジスタ選択回路で
ある。
回路、ＢＥＣはブロック転送完了信号５ＤＥＮＤ （第
１図に於ける信号線１１を介してセットクロック制御回
路４に送出する信号）をブロック転送完了時に送出する
ブロック転送制御回路、ＱＡＣは起動要求信号ＴＲＱを
受信し、送信可信号ＴＡＫＡｔ−送出する要求受付制御
回路、ＴＣはシステムクロックφをもとにタイミング制
御を行うタイミング制御回路、ＱＣはＤＭＡ要求信号Ｄ
ＲＱＴをマイクロプロセッサのタイミング制御部に送出
するＤＭＡ要求制御回路、Ｒ３Ｌはレジスタ選択回路で
ある。
この第４図に於いては、４チヤネル＃０〜＃３の制御が
可能の場合の構成を示し、アドレスバスタＡＤＨは、４
チャネル分の容量を有し、ＤＭＡ転送を行うメモリ５の
先頭アドレスがチャネル＃Ｏ〜＃３対応にセットされ、
１バイト転送終了毎にアドレス更新回路ＡＤＩＤにより
アドレスが＋１又は−１される。アドレスを＋１するか
又は−１するかは、チャネル制御レジスタＣＨＣＲにチ
ャネル＃０〜＃３対応にセットされたアドレス制御ビッ
トによって制御される。
可能の場合の構成を示し、アドレスバスタＡＤＨは、４
チャネル分の容量を有し、ＤＭＡ転送を行うメモリ５の
先頭アドレスがチャネル＃Ｏ〜＃３対応にセットされ、
１バイト転送終了毎にアドレス更新回路ＡＤＩＤにより
アドレスが＋１又は−１される。アドレスを＋１するか
又は−１するかは、チャネル制御レジスタＣＨＣＲにチ
ャネル＃０〜＃３対応にセットされたアドレス制御ビッ
トによって制御される。
又ＤＭＡ転送動作中でない時は、アドレスバッファＡＢ
ＨにアドレスバスＡＢを介してセットされたアドレスが
レジスタ選択回路Ｒ３Ｌによりデコードされてレジスタ
が選択され＼マイクロプロセッサ６からの制御データ等
がデータバスＤＢを介してデータバッファＤＢＢにセン
トされ、選択コト されたレジスタにその制御データがセットされる。即ち
、各レジスタの内容をマイクロプロセッサ６から更新す
ることができる。又選択されたレジスタの内容をマイク
５プロセツサ６が読取る場合は、データバッファＤ、Ｂ
Ｂにレジスタの内容がセットされてデータバスＤＢに
送出される。
ＨにアドレスバスＡＢを介してセットされたアドレスが
レジスタ選択回路Ｒ３Ｌによりデコードされてレジスタ
が選択され＼マイクロプロセッサ６からの制御データ等
がデータバスＤＢを介してデータバッファＤＢＢにセン
トされ、選択コト されたレジスタにその制御データがセットされる。即ち
、各レジスタの内容をマイクロプロセッサ６から更新す
ることができる。又選択されたレジスタの内容をマイク
５プロセツサ６が読取る場合は、データバッファＤ、Ｂ
Ｂにレジスタの内容がセットされてデータバスＤＢに
送出される。
又チャネル制御レジスタＣＨＣＲは、前述のアドレス制
御ビットと共にチャネル＃Ｏ〜＃３対応の転送方向指定
ビット転送モード指定ビットＤＭＡ実行中表示フラグ、
ブロック転送完了信号５ＤＥＮＤ出力中表示フラグ等が
セットされる構成を有するものである。又バイトカウン
トレジスタＢＣＲは、チャネル＃０〜＃３対応にＤＭＡ
転送バイト数がセットされ、１バイト転送終了毎に減算
制御回路ＢＣＤにより−１され、その内容が０となると
、ブロック転送制御回路ＢＥＣは、ブロック転送完了信
号５ＤＥＮＤを送出する。
御ビットと共にチャネル＃Ｏ〜＃３対応の転送方向指定
ビット転送モード指定ビットＤＭＡ実行中表示フラグ、
ブロック転送完了信号５ＤＥＮＤ出力中表示フラグ等が
セットされる構成を有するものである。又バイトカウン
トレジスタＢＣＲは、チャネル＃０〜＃３対応にＤＭＡ
転送バイト数がセットされ、１バイト転送終了毎に減算
制御回路ＢＣＤにより−１され、その内容が０となると
、ブロック転送制御回路ＢＥＣは、ブロック転送完了信
号５ＤＥＮＤを送出する。
汎用制御レジスタＯＣＲの中の優先制御レジスタＲＣＲ
は、チャネル＃０〜＃３対応の優先制御モードやマクス
制御を行う情報がセットされるものであり、又割込み制
御レジスタＩＣＲは、ブロック転送完了による割込み要
求信号の送出を行うか否かをチャネル＃０〜＃３対応に
制御する情報がセットされるものである。
は、チャネル＃０〜＃３対応の優先制御モードやマクス
制御を行う情報がセットされるものであり、又割込み制
御レジスタＩＣＲは、ブロック転送完了による割込み要
求信号の送出を行うか否かをチャネル＃０〜＃３対応に
制御する情報がセットされるものである。
又データチェイン制御レジスタＤＣＲは、データチェイ
ンイネーブルビットやデータチェインチャネル指定ビッ
ト等がセントされる構成を有し、データチェインチャネ
ル指定は、チャネル＃３に対応するアドレスレジスタＡ
ＤＨ及びバイトカウントレジスタＢＣＲの内容を、他の
チャネル＃Ｏ〜＃２に対応するアドレスレジスタＡＤＲ
及びバイトカウントレジスタＢＣＲへ転送することを指
定するものである。従って、データチェインイネーブル
ビットを“１”としてデータチェイン機能を動作させる
と、指定されたチャネルの１プロ・ツクの転送が終了し
た時、チャネル＃３のアドレスレジスタＡＤＲ及びバイ
トカウントレジスタＢＣＲの内容が、指定されたチャネ
ルのアドレスレジスタＡＤＨ及びバイトカウントレジス
タ、ＢＣＲに転送され、そｑ指定されたチャネルに対す
るＤＭＡ転送が継続されることになる。
ンイネーブルビットやデータチェインチャネル指定ビッ
ト等がセントされる構成を有し、データチェインチャネ
ル指定は、チャネル＃３に対応するアドレスレジスタＡ
ＤＨ及びバイトカウントレジスタＢＣＲの内容を、他の
チャネル＃Ｏ〜＃２に対応するアドレスレジスタＡＤＲ
及びバイトカウントレジスタＢＣＲへ転送することを指
定するものである。従って、データチェインイネーブル
ビットを“１”としてデータチェイン機能を動作させる
と、指定されたチャネルの１プロ・ツクの転送が終了し
た時、チャネル＃３のアドレスレジスタＡＤＲ及びバイ
トカウントレジスタＢＣＲの内容が、指定されたチャネ
ルのアドレスレジスタＡＤＨ及びバイトカウントレジス
タ、ＢＣＲに転送され、そｑ指定されたチャネルに対す
るＤＭＡ転送が継続されることになる。
その場合、ブロックの最後の転送サイクル（ＤＭＡ転送
完了信号ＳＤＲ’ＮＤが送出されるサイクル）の次のク
ロックサイクルの間に、アドレスレジスタＡＤＨ及びバ
イトカウントレジスタＢＣＲの内容の転送が行われ、マ
イク５プロセツサ６へ制御が戻るのは、通常のＤＭＡ転
送の場合よりも１クロック遅くなり、指定されたチャネ
ルのアドレスレジスタＡＤＨ及びバイトカウントレジス
タＢＣＲの内容が更新されてから、マイクロプロセッサ
６に制御が戻ることになる。従って、ラストブロック転
送完了後に、データチェイン機能をマイクロプロセッサ
６のソフトウェアで停止させるタイミングが遅くなり、
チャネル＃３対応のアドレスレジスタＡＤＨ及びバイト
カウントレジスタＢＣＲの内容を更新していない場合に
、同じデータが数バイト回線に送出される場合がある。
完了信号ＳＤＲ’ＮＤが送出されるサイクル）の次のク
ロックサイクルの間に、アドレスレジスタＡＤＨ及びバ
イトカウントレジスタＢＣＲの内容の転送が行われ、マ
イク５プロセツサ６へ制御が戻るのは、通常のＤＭＡ転
送の場合よりも１クロック遅くなり、指定されたチャネ
ルのアドレスレジスタＡＤＨ及びバイトカウントレジス
タＢＣＲの内容が更新されてから、マイクロプロセッサ
６に制御が戻ることになる。従って、ラストブロック転
送完了後に、データチェイン機能をマイクロプロセッサ
６のソフトウェアで停止させるタイミングが遅くなり、
チャネル＃３対応のアドレスレジスタＡＤＨ及びバイト
カウントレジスタＢＣＲの内容を更新していない場合に
、同じデータが数バイト回線に送出される場合がある。
しかし、本発明によれば、ラストブロック指定信号がブ
ロック制御回路３にセントされると、セットクロック制
御回路４からのブロック制御信号を所定回数受信した時
に、トランスミッタ・レシーバ２から送信要求信号が加
えられても、ブロック制御回路３はＤＭＡコントローラ
１に起動信号ＴＲＱを加えないことになり、それにより
ＤＭＡコントローラ１は、トランスミッタ・レシーバ２
に送信可信号ＴＡＫＡを送出しないことになり、データ
チェイン機能が動作している場合でも、ラストブロック
の転送完了により、次のブロックの転送が直ちに停止さ
れることになる。
ロック制御回路３にセントされると、セットクロック制
御回路４からのブロック制御信号を所定回数受信した時
に、トランスミッタ・レシーバ２から送信要求信号が加
えられても、ブロック制御回路３はＤＭＡコントローラ
１に起動信号ＴＲＱを加えないことになり、それにより
ＤＭＡコントローラ１は、トランスミッタ・レシーバ２
に送信可信号ＴＡＫＡを送出しないことになり、データ
チェイン機能が動作している場合でも、ラストブロック
の転送完了により、次のブロックの転送が直ちに停止さ
れることになる。
発明の詳細
な説明したように、本発明は、ブロック制御回路３とセ
ットクロック制御回路４とを設けて、ラストブロック指
定をブロック制御回路３にセ・ノドして、セットクロッ
ク制御回路４ンら所定回数のブロック制御信号を受信し
た後は、トランスミッタ・レシーバ２からの送信要求が
あっても、ＤＭＡコントローラ１に起動要求信号を送出
しないようにしたもので、それによりＤＭＡコントロー
ラ１からトランスミッタ・レシーバ２に送信可信号が送
出されないので、データチェイン機能が動作中であって
も、ラストブロックのデータの送信終了により、直ちに
次のデータの送信を停止させることができるから、誤っ
たデータが回線に送出されることはなくなる利点がある
。
ットクロック制御回路４とを設けて、ラストブロック指
定をブロック制御回路３にセ・ノドして、セットクロッ
ク制御回路４ンら所定回数のブロック制御信号を受信し
た後は、トランスミッタ・レシーバ２からの送信要求が
あっても、ＤＭＡコントローラ１に起動要求信号を送出
しないようにしたもので、それによりＤＭＡコントロー
ラ１からトランスミッタ・レシーバ２に送信可信号が送
出されないので、データチェイン機能が動作中であって
も、ラストブロックのデータの送信終了により、直ちに
次のデータの送信を停止させることができるから、誤っ
たデータが回線に送出されることはなくなる利点がある
。
第１図は本発明の実施例の要部ブロック図、第２図はブ
ロック制御回路の要部ブロック図、第３図はその動作説
明図、第４図はＤＭＡコントローラの要部ブロック図、
第５図はラストブロック転送のシーケンス説明図である
。 １はＤＭＡコントローラ、２はトランスミッタ・レシー
バ、３はブロック制御回路、４はセットクロック制御回
路、５はメモリ、６はマイクロプロセッサ、７は共通バ
ス、ＡＤＨはアドレスレジスタ、ＣＨＣＲはチャネル制
御レジスタ、ＯＣＲは汎用制御レジスタ、ＰＣＲは優先
制御レジスタ、ＩＣＲは割込み制御レジスタ、ＤＣＲは
データチェイン制御レジスタ、ＢＣＲはバイトカウント
レジスタである。
ロック制御回路の要部ブロック図、第３図はその動作説
明図、第４図はＤＭＡコントローラの要部ブロック図、
第５図はラストブロック転送のシーケンス説明図である
。 １はＤＭＡコントローラ、２はトランスミッタ・レシー
バ、３はブロック制御回路、４はセットクロック制御回
路、５はメモリ、６はマイクロプロセッサ、７は共通バ
ス、ＡＤＨはアドレスレジスタ、ＣＨＣＲはチャネル制
御レジスタ、ＯＣＲは汎用制御レジスタ、ＰＣＲは優先
制御レジスタ、ＩＣＲは割込み制御レジスタ、ＤＣＲは
データチェイン制御レジスタ、ＢＣＲはバイトカウント
レジスタである。
Claims (1)
- 回線とデータの送受信を行うトランスミッタ・レシーバ
と、該トランスミッタ・レシーバとメモリとの間のデー
タ転送を制御するＤＭＡコントローラとを備えた回線制
御装置に於いて、データのブロック転送を制御するブロ
ック制御回路、該ブロック制御回路にセットクロック信
号を供給するセットクロック制御回路とを設け、前記ブ
ロック制御回路はラストブロック指定がセットされ、前
記セットクロック制御回路から所定回数のブロック制御
信号を受信した後、前記トランスミッタ・レシーバから
の送信要求があっても、前記ＤＭＡコントローラから前
記トランスミッタ・レシーバへの送信可能信号の送出を
阻止させることを特徴とするＤＭＡ送信転送制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104745A JPS61850A (ja) | 1984-05-25 | 1984-05-25 | Ｄｍａ送信転送制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59104745A JPS61850A (ja) | 1984-05-25 | 1984-05-25 | Ｄｍａ送信転送制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61850A true JPS61850A (ja) | 1986-01-06 |
| JPH0238970B2 JPH0238970B2 (ja) | 1990-09-03 |
Family
ID=14389026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59104745A Granted JPS61850A (ja) | 1984-05-25 | 1984-05-25 | Ｄｍａ送信転送制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61850A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
-
1984
- 1984-05-25 JP JP59104745A patent/JPS61850A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5424553A (en) * | 1977-07-27 | 1979-02-23 | Omron Tateisi Electronics Co | Control system for data transfer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0238970B2 (ja) | 1990-09-03 |
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