JPH0721787B2 - デ−タ転送確認方式 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 ホスト側のメインメモリと、共通バスインタフェースを
介して接続された入出力装置間で回線データをDMA（ダ
イレクト・メモリ・アクセス）転送する時のデータ転送
確認方式に関し、 ホスト側CPUからの回線データ転送要求コマンドと対を
なして使用されるデータ確認コマンド対応のデータを入
出力装置のMPUを介在せずに低コストで生成することを
目的とし、 回線データ転送要求コマンドに伴うDMA転送終了信号
と、DMA転送時のバイトレングス終了によるデータ終了
信号とを用いて、回線データ転送要求コマンドと対をな
すデータ確認コマンド対応のデータを発生させるデータ
生成手段を備えてなるものである。

〔産業上の利用分野〕

本発明は、ホスト側と、これに共通バスインタフェース
を介して接続した入出力装置間でデータをDMA（Direct
Memory Access）転送する時のデータ転送確認方式に係
り、特に転送要求コマンドと対をなして使用されるデー
タ確認コマンド対応のデータを低コストで生成できるよ
うにしたデータ転送確認方式に関する。

〔従来の技術〕

メインメモリを備えたホスト側CPUと、その共通バスイ
ンタフェースに接続した通信用入出力装置間でのデータ
の授受には、通常DMA転送方式が採用されている。この
場合、転送されるデータ長は、インタフェース回路で許
容し得るDMA転送データ長範囲内にあるものとは限ら
ず、それより長いデータ長の場合が多い。このような場
合は、転送データをインタフェース回路のDMA転送デー
タ長に分割して転送する方式が採られている。ところが
分割された各データブロックを受ける側では、各々の転
送データブロックが互いに関連したデータか、１ブロッ
クでクローズィングされたデータかは判断できない。

そこで、DMAデータ転送毎にホスト側から転送要求コマ
ンドに対して、これとペアになる転送データの性質を知
るためのコマンドを付加し、これによって受側へ順次転
送されるデータが互いに関連するものであるか否かを確
認できるようにしている。

第６図は、このような従来のデータ転送確認方式を説明
するためのブロック図である。同図において、10はホス
トCPUで、転送されてくるデータ及び転送されるデータ
を格納するメインメモリ11を備えている。ホストCPU10
には共通バスインタフェース12を介してDMA方式でデー
タ転送可能な入出力装置13が接続されている。

上記入出力装置13は、転送データを処理するマイクロプ
ロセッサ・ユニット（以下MPUと略称する）14と、このM
PU14にバス15を介して接続され上記ホストCPU10との間
でDMA方式によりデータの授受を行なうインタフェース
回路16と、MPU14にバス15を介して接続され転送データ
等を格納するメモリ17と、MPU14にバス15を介して接続
され外部とのデータの伝送制御を行なう回線データ制御
部18とから構成されている。

上記のように構成されたデータ転送システムにおいて、
入出力装置13からホストCPU10側へ回線データをDMA転送
する場合は、まず、ライン19を通して伝送されてくる回
線データを回線データ制御部18で受け、これからバス15
を通してメモリ17へDMA転送し格納する。その後、ホス
トCPU10から転送要求コマンドをインタフェース回路16
に対し発行し、これを受けたインタフェース回路16は転
送要求コマンドをMPU14に通知し、MPU14で解読実行する
ことにより、メモリ17に格納されている回線データをイ
ンタフェース回路16内のDMA転送データ長の範囲内に分
割し、この分割回線データをインタフェース回路16及び
共通バスインタフェース12を通してホストCPU10へDMA転
送し、ホスト側のメインメモリ11に格納する。そして、
DMA転送データ長に相当する１ブロック分のデータ転送
が終了すると、ホストCPU10は転送要求コマンドに対し
てペアとなる転送データの性質を知るコマンド、即ち転
送されたデータと次に転送されるデータブロックとが互
いに関連のある転送データか、もしくは１ブロックでク
ローズドされたDMA転送データ長以内の転送データかの
確認を取るためのデータ確認コマンドをインタフェース
回路16を通してMPU14へ通知する。MPU14では、そのデー
タ確認コマンドを解読実行してデータ確認コマンドに対
するレスポンスをホストCPU10側へ送り返す。

以下、同様にして、ホストCPU10から転送要求コマンド
が発行される毎に入出力装置13内のMPU14がメモリ17に
格納されている回線データをインタフェース回路内のDM
A転送データ長に分割してホストCPU10へ順次DMA転送す
ると共に、転送要求コマンドと対をなすデータ確認コマ
ンドに基づいて各転送データブロックがスタートブロッ
クか、継続するブロックか、エンドブロックか、あるい
はDMA転送データ長以内のノーマルブロックかを認識さ
せる。

第７図は入出力装置13のメモリ17に格納されている回線
データを〜のようにインタフェース回路16のDMA転
送データ長に分割してホスト側のメインメモリ11にDMA
転送する状態を示したものである。同図において、デー
タブロックをスタートブロック、データブロック，
はスタートブロックに継続する中間ブロックであり、
また、データブロックはDMA転送データ長以下のエン
ドブロックを示している。

〔発明が解決しようとする問題点〕

上記のような従来のデータ転送方式では、ホストCPUか
ら発行される転送要求コマンドと対をなすデータ確認コ
マンドを入出力装置13内のMPU14で解読実行しなければ
ならないため、各データブロックに対する確認コマンド
を解析するデータが必要となり、これに伴いMPU14での
回線データの送／受信機能等を行なわせるファームウエ
アの処理能力が低下する問題があるほか、データ確認コ
マンド解析のデータを、インタフェース回路内のDMA転
送データ長を意識して分割した各々のデータブロックに
対応して作成し、これをメモリ領域の特定番地に格納し
ておく必要があるため、その分メモリ量が増大し、シス
テムのコストアップを招来させる問題があった。

本発明は上記のような問題点を解決するためになされた
もので、転送要求コマンドと対をなして使用されるデー
タ確認コマンドに対し入出力装置内のMPUでの解析を不
要にし、これによってMPUを動作させるファームウエア
の処理能力を向上し、メモリ量の減少を図ることができ
るデータ転送確認方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明のデータ転送確認方式の原理ブロック図
である。

同図において、101はメインメモリ102を有するホストCP
Uであり、ホストCPU101の共通バスインタフェース103に
は入出力装置104が接続されている。

入出力装置104は蓄積プログラム制御方式で動作するMPU
104aと、読出し／書込み可能なメモリ104bと、回線デー
タをDMA方式で上記メモリ104bへ転送する回線データ制
御部104cと、ホストCPUからの回線データ転送要求コマ
ンドを受け上記メモリ104b内データを上記メインメモリ
へDMA方式で転送可能なインタフェース回路104dを備
え、さらに上記インタフェース回路104dは、回線データ
転送要求コマンドと対をなして使用されるデータ確認コ
マンド対応のデータを発生させるデータ生成手段105を
備えている。

〔作 用〕

本発明においては、入出力装置104のメモリ内データを
ホストCPU101からの回線データ転送要求コマンドにより
ホスト側のメインメモリ102へDMA転送する時、前回実行
された回線データ転送要求コマンドに対する共通バスイ
ンタフェース上のDMA転送終了信号とDMA転送時のバイト
レングス以内でDMA転送終了となるデータ終了信号（フ
レームエンド）に基づいてデータ生成手段105が回線デ
ータ転送要求コマンドと対をなすデータ確認コマンドに
対するレスポンス用のデータをジェネレートしてホスト
CPU101へ送り返すことになる。

従って、入出力装置からホスト側へDMA転送される回線
データがスタートブロックか、継続するブロックか、エ
ンドブロックか、あるいはDMA転送データ長内のノーマ
ルブロックかを入出力装置のMPUを介在せずにデータ確
認コマンドに対するデータの生成が可能となり、入出力
装置104内でのMPU104aを動作させるファームウエアの処
理能力が向上し、入出力装置内のメモリ量を減少させる
ことが可能になる。

〔実施例〕

以下、本発明の一実施例を第２図及び第３図について説
明する。

第２図は本発明におけるデータ転送確認方式の全体構成
を示すブロック図であり、第３図はデータ確認コマンド
対応のデータ生成手段の具体的回路図である。

第２図において、第１図と同一符号は同一部分を示して
いる。また、ホストCPU101に共通バスインタフェース10
3を介して接続それた複数の入出力装置104は、蓄積プロ
グラム制御方式で転送データを処理するMPU104aと、こ
のMPU104aにバス104eを介して接続され上記ホストCPU10
1との間でDMA方式によりデータの授受を行なうインタフ
ェース回路104dと、MPU104aにバス104eを介して接続さ
れホスト側への転送データ等を格納する読出し／書込み
可能なメモリ104bと、MPU104aにバス104eを介して接続
され外部とのデータの伝送制御を行なうと共にメモリ10
4bへ回線データをDMA転送する回線データ制御部104cを
備え、そして上記インタフェース回路104dは、転送要求
コマンドと対をなして使用されるデータ確認コマンド対
応のデータを発生させるデータ生成回路105を備えてい
る。

上記データ生成回路105は、第３図に示すように第１の
フリップフロップ105aと、この第１のフリップフロップ
105aのＱ出力をＤ入力とする第２のフリップフロップ10
5bを備え、第１及び第２のフリップフロップ105a,105b
の各クロック入力端CLKにはNORゲート105cの出力がラッ
チ用クロックとして入力されるようになっていると共
に、NORゲート105cには、入出力装置104からホストCPU1
01側へ回線データをDMA転送した時、共通バスインタフ
ェース上のDMA転送が終了したと言うDMA転送終了信号11
1及びデータ転送要求コマンド実行中信号112が入力され
るようになっている。また、第１のフリップフロップ10
5aのＤ端子には、データ終了信号（▲▼）113が入
力されるようになっている。105d及び105eはそれぞれ第
１または第２フリップフロップ105a,105bのＱ出力を一
方の入力とするNORゲートで、これら各NORゲート105d,1
05eの他方の入力にはデータ確認コマンド実行中のデー
タ出力信号114が入力されるようになっており、このNOR
ゲート105d,105eからデータ確認コマンドに対応して転
送データの性質を識別できるデータを発生させ、これら
データはデータ確認コマンドに対するレスポンスとして
ホストCPU101へ送り返されるようになっている。▲
▼はフリップフロップ105a,105bのリセット信号であ
る。

次に、上記のように構成された本実施例の動作を第４図
及び第５図のタイムチャートを参照しながら説明する。

入出力装置104で受けた外部からの回線データをホスト
側のメインメモリ102に格納する場合は、まず、ライン1
06を通して伝送されてくる回線データが回線データ制御
部104cで受けられ、この回線データは回線データ制御部
104cからメモリ104bへDMA転送される。その後、ホストC
PU101から回線データの受信要求コマンドがインタフェ
ース回路104dに対し発行されると、これを受けたインタ
フェース回路104dはMPU104aに通知し、MPU104aが動作す
ることでメモリ104bに格納されている回線データをイン
タフェース回路104d及び共通バスインタフェース103を
通してホストCPU101へDMA転送し、メインメモリ102へ格
納する。

この場合、DMA転送される回線データがインタフェース
回路内のDMA転送データ長以上の時は、インタフェース
回路内のDMA転送データ長範囲で、例えば第７図に示す
ようなデータブロック〜に分割され、この各データ
ブロック〜は、ホストCPU101から回線データの受信
要求コマンドが発行される毎に順番にホスト側へ送り出
されることになる。

一方、入出力装置104からホスト側への回線データのDMA
転送により、共通バスインタフェース103上のDMA転送が
終了したことによるDMA転送終了信号111がNORゲート105
cに入力され、さらにNORゲート105cには回線データ転送
要求コマンド実行中信号112が入力されているから、NOR
ゲート105cの出力側には第４図（Ａ）に示す波形の信号
が送出される。

なお、回線データ転送要求コマンド実行中信号112は、
第５図のタイムチャートに示すようにDMA転送終了信号1
11から４クロックに相当するシーケンスを取り、これに
よりデータ転送要求コマンドの実行が終了する形態とな
る。

ここで、入出力装置104からホスト側へDMA転送される回
線データが第７図に示す如きデータブロック〜であ
るとすれば、最初のデータブロックがホスト側へDMA
転送されることにより、NORゲート105cから送出される
１発目の信号ａが第１及び第２のフリップフロップ105
a,105bのクロック端子CLKに加えられると、フリップフ
ロップ105aのＤ入力に加わっているデータ終了信号113
（第４図Ｄ参照）をラッチし、Ｑ出力を第４図（Ｂ）の
ように“1"に反転させる。また、２回目のデータブロッ
クのDMA転送により２発目の信号ａが第１及び第２の
フリップフロップ105a,105bに加わると、フリップフロ
ップ105aのＱ出力状態は前の状態を保持すると共に、フ
リップフロップ105bはそのＤ端子に入力されるフリップ
フロップ105aのＱ出力をラッチし、そのＱ出力を第４図
（Ｃ）に示すように“1"に反転させる。そして、回線デ
ータのエンドブロックがDMA転送されると、データ終
了信号113は第４図（Ｄ）に示すように“0"になり、こ
れに伴いフリップフロップ105aのＱ出力は“0"に反転さ
れる。

従って、DMA転送毎の各データブロック〜に対する
フリップフロップ105a,105bのラッチ状態をデータ確認
コマンド実行中のデータ出力信号114によりNORゲート10
5d,105eを作動させて出力すれば、各データブロック
〜に対するデータ確認コマンド対応のデータは第４図
（Ｅ）のようになり、これをホストCPU101へ送り返すこ
とで、DMA転送された回線データがスタートブロック
か、中間の継続ブロックか、あるいはエンドブロックか
を確認することができる。なお、第４図において、ノー
マルブロックは転送回線データが１回のDMA転送データ
長範囲内でクローズドされるもので、これに対するデー
タ確認コマンド対応のデータは第４図（Ｄ）のようにな
る。

上記のように本実施例にあっては、インタフェース回路
104d内のデータ生成手段105で、回線データ転送要求コ
マンドと対をなして使用さるデータ確認コマンド対応の
データを直接ジェネレートするから、MPU104aがデータ
確認コマンドを解析するデータが不要となるのである。

なお、本発明におけるデータ生成手段105は上記実施例
の回路方式に限定されない。

〔発明の効果〕

上述したように、本発明によれば、インタフェース回路
内に設けたデータ生成手段で回線データ転送要求コマン
ドとペアで使用されるデータ確認コマンドに対するデー
タをDMA終了信号とデータ終了信号を用いてジェネレー
トするようにしたので、入出力装置のMPUがデータ確認
コマンドを解析するためのデータが不要になり、これに
伴いMPUのファームウエアの処理能力が向上すると共
に、入出力装置のメモリ量を減少でき、データ転送シス
テムをコストダウンできる効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例の構成を示すブロック図、 第３図は本発明におけるデータ生成手段の一例を示す回
路図、 第４図はデータ生成手段を説明するためのタイムチャー
ト、 第５図はデータ転送要求コマンド実行中信号のシーケン
スを示すタイムチャート、 第６図は従来のデータ転送確認方式の構成を示すブロッ
ク図、 第７図は回線データのDMA転送状態を示す説明図であ
る。 図において、 101はホストCPU、 102はメインメモリ、 103は共通バスインタフェース、 104は入出力装置、 104aはMPU、 104bはメモリ、 104cは回線データ制御部、 104dはインタフェース回路、 104eはバス、 105はデータ生成回路である。

Claims (2)

【特許請求の範囲】
1. 【請求項１】メインメモリ（102）を有するホストCPU
   （101）と、 ホストCPU（101）に共通バスインタフェース（103）を
   介して接続され、蓄積プログラム制御方式で動作するマ
   イクロプロセッサ（104a）、読出し／書込み可能なメモ
   リ（104b）、回線データをDMA（ダイレクト・メモリ・
   アクセス）方式で上記メモリ（104b）へ転送可能な回線
   データ制御部（104c）及び上記ホストCPU（101）からの
   転送要求コマンドを受けて上記メモリ内の回線データを
   上記メインメモリへDMA転送するインタフェース回路（1
   04d）を有する入出力装置（104）とを備えたデータ転送
   方式において、 上記ホストCPU（101）から発行される回線データ転送要
   求コマンドと対をなして使用されるデータ確認コマンド
   対応のデータを、上記回線データ転送要求コマンドに伴
   うDMA転送データ長対応の回線データのDMA転送終了信号
   （111）とDMA転送時のバイトレングス終了によるデータ
   終了信号（113）とに基づいて発生させるデータ生成手
   段（105）を備えたことを特徴とするデータ転送確認方
   式。
2. 【請求項２】データ生成手段（105）が入出力装置（10
   4）のインタフェース回路（104d）に設けられているこ
   とを特徴とする特許請求の範囲第１項記載のデータ転送
   確認方式。